JPH01124234A - 分離酸化膜を有する半導体装置およびその製造方法 - Google Patents
分離酸化膜を有する半導体装置およびその製造方法Info
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- JPH01124234A JPH01124234A JP62282567A JP28256787A JPH01124234A JP H01124234 A JPH01124234 A JP H01124234A JP 62282567 A JP62282567 A JP 62282567A JP 28256787 A JP28256787 A JP 28256787A JP H01124234 A JPH01124234 A JP H01124234A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は半導体装置に関し、特に半導体基板に設けら
れた溝の近傍に分離酸化膜を有する半導体装置とその製
造方法とに関するものである。
れた溝の近傍に分離酸化膜を有する半導体装置とその製
造方法とに関するものである。
［従来の技術］
近年半導体装置の進歩は目覚しく、ランダムアクセスメ
モリ（ＲＡＭ）においても、その記憶特性を低下させず
に高集積化を図る試みが種々なされてきている。
モリ（ＲＡＭ）においても、その記憶特性を低下させず
に高集積化を図る試みが種々なされてきている。
第２図は一般のＲＡＭの構成の一例を示すブロック図で
ある。図を参照してメモリセルアレイ１０１には複数の
ワード線および複数のビット線が互いに交差するように
配置されており、それらのワード線とビット線との各交
点にメモリセルが設けられている。メモリセルの選択は
Ｘアドレスバッファデコーダ１０２によって選択された
１つのワード線とＹアドレスバッファデコーダ１０３に
よって選択された１つのビット線との交点ごとに行なわ
れる。選択されたメモリセルにデータが書込まれたり、
あるいはそのメモリセルに蓄えられているデータが読出
されたりするが、このデータの書込／読出の指示はＲ／
Ｗ制御回路１０４に与えられる読出／書込制御信号（Ｒ
／Ｗ）によって行なわれる。データの書込時には、入力
データ（Ｄｉｎ）がＲ／Ｗ制御回路１０４を介して選択
されたメモリセルに入力される。一方、データの読出時
には選択されたメモリセルに蓄えられているデータがセ
ンスアンプ１０５によって検出された後増幅され、デー
タ出力バッファ１０６を介して出力データ（Ｄｏｕｔ）
として外部へ出力される。第３図はメモリセルの書込／
読出動作を説明するために示されたダイナミック型メモ
リセルの等価回路図である。
ある。図を参照してメモリセルアレイ１０１には複数の
ワード線および複数のビット線が互いに交差するように
配置されており、それらのワード線とビット線との各交
点にメモリセルが設けられている。メモリセルの選択は
Ｘアドレスバッファデコーダ１０２によって選択された
１つのワード線とＹアドレスバッファデコーダ１０３に
よって選択された１つのビット線との交点ごとに行なわ
れる。選択されたメモリセルにデータが書込まれたり、
あるいはそのメモリセルに蓄えられているデータが読出
されたりするが、このデータの書込／読出の指示はＲ／
Ｗ制御回路１０４に与えられる読出／書込制御信号（Ｒ
／Ｗ）によって行なわれる。データの書込時には、入力
データ（Ｄｉｎ）がＲ／Ｗ制御回路１０４を介して選択
されたメモリセルに入力される。一方、データの読出時
には選択されたメモリセルに蓄えられているデータがセ
ンスアンプ１０５によって検出された後増幅され、デー
タ出力バッファ１０６を介して出力データ（Ｄｏｕｔ）
として外部へ出力される。第３図はメモリセルの書込／
読出動作を説明するために示されたダイナミック型メモ
リセルの等価回路図である。
図を参照してダイナミック型メモリセルは１個の電界効
果型トランジスタ１０８とキャパシタ１０９とからなり
、電界効果型トランジスタ１０８のゲート電極はワード
線１１０にキャパシタ１０９に接続するソース／ドレイ
ン電極がビット線１０７に各々接続する。データの書込
時にはワード線１１０に所定の電荷が印加されることに
よって電界効果型トランジスタ１０８が導通するので、
ビット線１０７に印加された電荷がキャパシタ１０９に
蓄えられる。一方、データの読出時にはキャパシタ１０
９に蓄えられていた電荷が、ワード線１１０に所定の電
荷が印加されることによって電界効果型トランジスタ１
１０が導通するので、ビット線１０７を介して取出され
る。したがってメモリセルの記憶容量はキャパシタ１０
９の容量に基づくことから、メモリセルアレイの高集積
化を図るために半導体基板上に溝を形成し、その溝の内
面に電荷蓄積領域を形成して記憶容量の維持または増加
を可能とするトレンチメモリセルが開発された。
果型トランジスタ１０８とキャパシタ１０９とからなり
、電界効果型トランジスタ１０８のゲート電極はワード
線１１０にキャパシタ１０９に接続するソース／ドレイ
ン電極がビット線１０７に各々接続する。データの書込
時にはワード線１１０に所定の電荷が印加されることに
よって電界効果型トランジスタ１０８が導通するので、
ビット線１０７に印加された電荷がキャパシタ１０９に
蓄えられる。一方、データの読出時にはキャパシタ１０
９に蓄えられていた電荷が、ワード線１１０に所定の電
荷が印加されることによって電界効果型トランジスタ１
１０が導通するので、ビット線１０７を介して取出され
る。したがってメモリセルの記憶容量はキャパシタ１０
９の容量に基づくことから、メモリセルアレイの高集積
化を図るために半導体基板上に溝を形成し、その溝の内
面に電荷蓄積領域を形成して記憶容量の維持または増加
を可能とするトレンチメモリセルが開発された。
第４図はトレンチメモリセルを用いた折返しビット線方
式用のダイナミックＲＡＭの平面図を示し、第５図は第
４図のｖ−■断面図を示している。
式用のダイナミックＲＡＭの平面図を示し、第５図は第
４図のｖ−■断面図を示している。
このトレンチメモリセルはたとえば１９８４年のＩｎｔ
ｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒ。
ｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒ。
ｎ Ｄｅｖｉｃｅ Ｍｅｅｔ ｉｎｇ （ＩＥＤＭ
′８４）の講演番号９．６において提示されたものであ
る。
′８４）の講演番号９．６において提示されたものであ
る。
第４図および第５図を参照して、ｐ形の半導体基板１の
表面に複数のメモリセル１２が形成されており、各メモ
リセル１２間は分離酸化膜８によって素子分離されてい
る。各メモリセル１２は電荷を蓄える電荷蓄積領域１６
、トランスファゲート１８およびビット線２２に接続す
るｎ形の不純物領域２０から構成される。電荷蓄積領域
１６（ネ半導体基板１の主面に形成された溝５（第４図
における太線で囲われた領域）、溝５の内面を含み半導
体基板１の主面の一部に形成されたｎ＋不純物領域３０
、溝５の内面を覆うキャパシタ用酸化膜３２およびポリ
シリコン等によって形成され、溝５を酸化膜３２を介し
て充填するセルプレート２８よりなる。トランスファゲ
ート領域１８は不純物領域２０とｎ＋不純物領域３０と
の間のチャンネル領域３４およびチャンネル領域３４上
方のゲート電極となるポリシリコン等によって形成され
たワード線２６からなる。不純物拡散領域２０、トラン
スファゲート１８およびｎ＋不純物領域３０はスイッチ
ングトランジスタを構成する。第３図におけるデータの
書込／読出動作を第５図をもとに説明する。
表面に複数のメモリセル１２が形成されており、各メモ
リセル１２間は分離酸化膜８によって素子分離されてい
る。各メモリセル１２は電荷を蓄える電荷蓄積領域１６
、トランスファゲート１８およびビット線２２に接続す
るｎ形の不純物領域２０から構成される。電荷蓄積領域
１６（ネ半導体基板１の主面に形成された溝５（第４図
における太線で囲われた領域）、溝５の内面を含み半導
体基板１の主面の一部に形成されたｎ＋不純物領域３０
、溝５の内面を覆うキャパシタ用酸化膜３２およびポリ
シリコン等によって形成され、溝５を酸化膜３２を介し
て充填するセルプレート２８よりなる。トランスファゲ
ート領域１８は不純物領域２０とｎ＋不純物領域３０と
の間のチャンネル領域３４およびチャンネル領域３４上
方のゲート電極となるポリシリコン等によって形成され
たワード線２６からなる。不純物拡散領域２０、トラン
スファゲート１８およびｎ＋不純物領域３０はスイッチ
ングトランジスタを構成する。第３図におけるデータの
書込／読出動作を第５図をもとに説明する。
データの読出時にはワード線２６に所定の電荷が印加さ
れると、チャンネル領域３４に反転層が形成されるので
、不純物領域２０とｎ中不純物領域３０とが導通状態と
なる。したがって、ビット線２２に印加された電荷がチ
ャンネル領域３４を介して電荷蓄積領域１６に転送され
、ｎ＋不純物領域３０において蓄積される。反対にデー
タの読出時にはワード線２６に所定の電荷が印加される
ことによってｎ＋不純物領域３０に蓄積された電荷が反
転されたチャンネル領域３４を介して不純物領域２０お
よびビット線２２を通って外部に取出される。
れると、チャンネル領域３４に反転層が形成されるので
、不純物領域２０とｎ中不純物領域３０とが導通状態と
なる。したがって、ビット線２２に印加された電荷がチ
ャンネル領域３４を介して電荷蓄積領域１６に転送され
、ｎ＋不純物領域３０において蓄積される。反対にデー
タの読出時にはワード線２６に所定の電荷が印加される
ことによってｎ＋不純物領域３０に蓄積された電荷が反
転されたチャンネル領域３４を介して不純物領域２０お
よびビット線２２を通って外部に取出される。
このように蓄積される電荷の量は溝５に面したｎ＋不純
物領域３０の大きさ、すなわち溝５の内面の面積に支配
されるので溝５の形成は電荷蓄積領域１６の平面的な占
有面積に比して大きな電荷蓄積容量の形成に寄与し得る
。つまり、溝５を形成しこれを利用したトレンチキャパ
シタを採用することによって、微細化されたメモリセル
の占有面積に対しても比較的大容量の電荷蓄積用のキャ
パシタが確保できるのである。
物領域３０の大きさ、すなわち溝５の内面の面積に支配
されるので溝５の形成は電荷蓄積領域１６の平面的な占
有面積に比して大きな電荷蓄積容量の形成に寄与し得る
。つまり、溝５を形成しこれを利用したトレンチキャパ
シタを採用することによって、微細化されたメモリセル
の占有面積に対しても比較的大容量の電荷蓄積用のキャ
パシタが確保できるのである。
このような背景から開発されていた溝部を有するＤＲＡ
Ｍは第５図に示すように隣接素子間の素子分離のために
分離酸化膜８を設けてキャパシタに蓄積された電荷の相
互干渉を予防している。したがって素子の微細化が進む
につれて分離酸化膜８と溝５との距離の縮小が余儀なく
されている。
Ｍは第５図に示すように隣接素子間の素子分離のために
分離酸化膜８を設けてキャパシタに蓄積された電荷の相
互干渉を予防している。したがって素子の微細化が進む
につれて分離酸化膜８と溝５との距離の縮小が余儀なく
されている。
第６Ａ図〜第６Ｅ図は従来の溝の近傍に形成される分離
酸化膜の製造方法を示す概略工程断面図である。
酸化膜の製造方法を示す概略工程断面図である。
以下、図を参照してこの製造方法について説明する。
まず、半導体基板１の主面上に酸化膜１１１を形成し、
その上に形成された所定形状にパターニングされた窒化
膜１１２をマスクとして、公知のＬＯＣＯ８法を用いて
分離酸化膜８を形成する（第６Ａ図参照）。
その上に形成された所定形状にパターニングされた窒化
膜１１２をマスクとして、公知のＬＯＣＯ８法を用いて
分離酸化膜８を形成する（第６Ａ図参照）。
次に、窒化膜１１２および酸化膜１１１を除去してから
、再度半導体基板１の主面に酸化膜１１３を形成し、さ
らに分離酸化膜８上を含めて酸化膜１１３上全面に窒化
膜１１４を形成する。窒化膜１１４上には次工程の）か
のエツチングのためにマスクとして使用する酸化膜１１
５をＣＶＤ法で所定厚さ形成し、その上に塗布されたレ
ジストを写真製版技術を用いて溝の形成位置に応じた開
口１１７がパターニングされたレジスト１１８を形成す
る（第６Ｂ図参照）。
、再度半導体基板１の主面に酸化膜１１３を形成し、さ
らに分離酸化膜８上を含めて酸化膜１１３上全面に窒化
膜１１４を形成する。窒化膜１１４上には次工程の）か
のエツチングのためにマスクとして使用する酸化膜１１
５をＣＶＤ法で所定厚さ形成し、その上に塗布されたレ
ジストを写真製版技術を用いて溝の形成位置に応じた開
口１１７がパターニングされたレジスト１１８を形成す
る（第６Ｂ図参照）。
レジスト１１８をマスクとして酸化膜１１５をエツチン
グした後、レジスト１１８を除去し、エツチングされた
酸化膜１１５をマスクとして窒化膜１１４および酸化膜
１１３を含めて半導体基板１に溝掘エツチングを行ない
所定形状の溝５を形成する（第６Ｃ図参照）。
グした後、レジスト１１８を除去し、エツチングされた
酸化膜１１５をマスクとして窒化膜１１４および酸化膜
１１３を含めて半導体基板１に溝掘エツチングを行ない
所定形状の溝５を形成する（第６Ｃ図参照）。
続いて、溝掘エツチング時にマスクとして使用した酸化
膜１１５を除去するためにつＪ−ットエッチングを行な
う。この場合窒化膜１１４はエツチングされないが窒化
膜１１４と半導体基板１との間に形成された緩衝材とし
て機能した酸化膜１１３の一部と分離酸化膜８の一部と
が溝５の内面に面しているので同時に部分的に除去され
る（第６Ｄ図参照）。
膜１１５を除去するためにつＪ−ットエッチングを行な
う。この場合窒化膜１１４はエツチングされないが窒化
膜１１４と半導体基板１との間に形成された緩衝材とし
て機能した酸化膜１１３の一部と分離酸化膜８の一部と
が溝５の内面に面しているので同時に部分的に除去され
る（第６Ｄ図参照）。
最後に、窒化膜１１４を除去して残存の酸化膜１１３を
取除いた後、再度溝５の内面を含み、半導体基板１の主
面全面をＣＶＤ法を用いて酸化膜１１６を形成すること
によって、溝５同士の素子分離を行なう分離酸化膜８が
形成される（第６Ｅ図参照）。
取除いた後、再度溝５の内面を含み、半導体基板１の主
面全面をＣＶＤ法を用いて酸化膜１１６を形成すること
によって、溝５同士の素子分離を行なう分離酸化膜８が
形成される（第６Ｅ図参照）。
［発明が解決しようとする問題点］
第７図は第６Ｅ図における分離酸化膜８および溝５まわ
りの酸化膜１１６の形成状態を示す拡大断面図である。
りの酸化膜１１６の形成状態を示す拡大断面図である。
図において、溝５の側面と半導体基板１の主面とのなす
角度は分離酸化膜８側においては鋭角となっており、そ
の反対側の角（約９０°）に比べて鋭い。これは第６Ｃ
図から明白なように素子の微細化が進み分離酸化膜８の
端部と溝５の側面との間が接近し、その部分に半導体基
板１の主面の平面部が存在しない場合特に顕著となる。
角度は分離酸化膜８側においては鋭角となっており、そ
の反対側の角（約９０°）に比べて鋭い。これは第６Ｃ
図から明白なように素子の微細化が進み分離酸化膜８の
端部と溝５の側面との間が接近し、その部分に半導体基
板１の主面の平面部が存在しない場合特に顕著となる。
したがって溝５の分離酸化膜８側のエツジ部“ａ”にお
いては酸化膜１１６の形成厚さが極めて薄くなる。
いては酸化膜１１６の形成厚さが極めて薄くなる。
これは酸化膜１１６の耐圧がこの部分の膜厚によって決
定されることを意味し、初期故障等の増加および信頼性
の低下をもたらすのである。
定されることを意味し、初期故障等の増加および信頼性
の低下をもたらすのである。
このエツジ部における酸化膜１１６の膜厚減少は、ＣＶ
Ｄ法によると特に顕著であるためこの対策として犠牲酸
化による酸化膜の形成方法が採られることが多い。
Ｄ法によると特に顕著であるためこの対策として犠牲酸
化による酸化膜の形成方法が採られることが多い。
すなわち、約１０５０℃以上の高温雰囲気において溝の
エツジ部を含めて一旦熱酸化膜を形成した後、これを除
去しさらに熱酸化することによってエツジ部を丸めて酸
化膜を形成する手法である。
エツジ部を含めて一旦熱酸化膜を形成した後、これを除
去しさらに熱酸化することによってエツジ部を丸めて酸
化膜を形成する手法である。
しかしながらこの手法を用いてたとえエツジ部の酸化膜
の膜厚が平面部と同一となったとしてもその酸化膜の耐
圧および信頼性は平面構造のそれほど良くはならないの
である。なぜなら、エツジ部“ａ″と分離酸化膜８との
間の半導体基板１の主面部“ｂ”においては分離酸化膜
８の形成時における残留応力が大きく酸化膜１１６との
密着性を損うからである。
の膜厚が平面部と同一となったとしてもその酸化膜の耐
圧および信頼性は平面構造のそれほど良くはならないの
である。なぜなら、エツジ部“ａ″と分離酸化膜８との
間の半導体基板１の主面部“ｂ”においては分離酸化膜
８の形成時における残留応力が大きく酸化膜１１６との
密着性を損うからである。
この発明はかかる問題点を解決するためになされたもの
で、溝の近傍に形成された分離酸化膜によっても溝のエ
ツジ部に形成された酸化膜の耐圧および信頼性を低下さ
せない半導体装置およびその製造方法を提供することを
目的とする。
で、溝の近傍に形成された分離酸化膜によっても溝のエ
ツジ部に形成された酸化膜の耐圧および信頼性を低下さ
せない半導体装置およびその製造方法を提供することを
目的とする。
［問題点を解決するための手段］
この発明に係る半導体装置は、主面を有しかつ主面に形
成された溝を有する半導体基板と、半導体基板に形成さ
れる複数個の機能素子と、機能素子間を分離する、溝の
近傍の半導体基板の主面上に形成され、そのバーズビー
クの端部力＜？Ｍの側面に位置する分離酸化膜とを備え
たものである。
成された溝を有する半導体基板と、半導体基板に形成さ
れる複数個の機能素子と、機能素子間を分離する、溝の
近傍の半導体基板の主面上に形成され、そのバーズビー
クの端部力＜？Ｍの側面に位置する分離酸化膜とを備え
たものである。
また、この発明の別の発明に係る半導体装置の製造方法
は、主面を有する半導体基板を準備する工程と、半導体
基板の主面に所定形状の溝を形成する工程と、溝の内面
を含み、半導体基板の主面上に絶縁膜を形成する工程と
、溝に接した半導体基板の主面の第１の所定領域上およ
び第１の所定領域に接続する溝の側面の第２の所定領域
上の絶縁膜の一部のみ除去する工程と、絶縁膜の一部が
除去された露出した半導体基板の主面および溝の側面に
分離酸化膜を形成する工程とを備えたものである。
は、主面を有する半導体基板を準備する工程と、半導体
基板の主面に所定形状の溝を形成する工程と、溝の内面
を含み、半導体基板の主面上に絶縁膜を形成する工程と
、溝に接した半導体基板の主面の第１の所定領域上およ
び第１の所定領域に接続する溝の側面の第２の所定領域
上の絶縁膜の一部のみ除去する工程と、絶縁膜の一部が
除去された露出した半導体基板の主面および溝の側面に
分離酸化膜を形成する工程とを備えたものである。
［作用コ
この発明においては、分離酸化膜のバーズビークの端部
が溝の側面に位置するので溝の分離酸化膜側のエツジ部
は存在しない。
が溝の側面に位置するので溝の分離酸化膜側のエツジ部
は存在しない。
また、この発明の別の発明においては、溝を形成した後
溝側面の一部も露出させるマスクを用いて分離酸化膜を
形成するので、そのバーズビークの端部は溝の側面に位
置する。
溝側面の一部も露出させるマスクを用いて分離酸化膜を
形成するので、そのバーズビークの端部は溝の側面に位
置する。
［実施例］
第１Ａ図〜第１Ｅ図はこの発明の一実施例による製造方
法を示す概略工程断面図である。
法を示す概略工程断面図である。
以下図を参照してこの製造方法について説明する。
まず、シリコン基板等の半導体基板１の主面上に所定厚
さの酸化膜２をＣＶＤ法で形成するが、この形成はＣＭ
Ｏ３工程においては各島領域形成直後に、ＮＭＯ８工程
においてはイン・プロセスの初めに行なう。なお、本発
明においては発明内容を明確に説明するために他の工程
、たとえば不純物注入工程や不純物拡散工程等は省いて
いるが、適宜この説明の工程の途中に導入されて実施さ
れるものであることを付言しておく。マスクとしての所
要厚さに形成された酸化膜２上にレジストを全面に塗布
し、これを写真製版技術を用いて溝の形成位置に応じた
開口４がパターニングされたレジスト３を形成する。こ
のレジスト３をマスクとして露出した酸化膜２をエツチ
ングして除去する（第１Ａ図参照）。
さの酸化膜２をＣＶＤ法で形成するが、この形成はＣＭ
Ｏ３工程においては各島領域形成直後に、ＮＭＯ８工程
においてはイン・プロセスの初めに行なう。なお、本発
明においては発明内容を明確に説明するために他の工程
、たとえば不純物注入工程や不純物拡散工程等は省いて
いるが、適宜この説明の工程の途中に導入されて実施さ
れるものであることを付言しておく。マスクとしての所
要厚さに形成された酸化膜２上にレジストを全面に塗布
し、これを写真製版技術を用いて溝の形成位置に応じた
開口４がパターニングされたレジスト３を形成する。こ
のレジスト３をマスクとして露出した酸化膜２をエツチ
ングして除去する（第１Ａ図参照）。
次に、レジスト３を除去し、エツチングされた酸化膜２
をマスクとして半導体基板１に溝堀エツチングを行ない
、所定形状の溝５を形成する（第１Ｂ図参照）。
をマスクとして半導体基板１に溝堀エツチングを行ない
、所定形状の溝５を形成する（第１Ｂ図参照）。
続いて、酸化膜２をウェットエツチング等を用いて除去
した後、溝５の内面も含め半導体基板１の主面を熱酸化
して薄い酸化膜６を形成し、さらにその−ＬにＣＶＤ法
等を用いて窒化膜７を全面に形成する。溝５内部の窒化
膜７上も充填するように窒化膜７上全面にレジストを塗
布し、これを写真製版技術を用いてパターニングして開
口９を設ける。このパターニングによる開口９は溝５に
挾まれた半導体基板１の領域に対して若干オーバサイズ
がかかるように、すなわち溝５の側面部に形成された窒
化膜７の一部り（露出するように形成されることが重要
である（第１Ｃ図参照）。
した後、溝５の内面も含め半導体基板１の主面を熱酸化
して薄い酸化膜６を形成し、さらにその−ＬにＣＶＤ法
等を用いて窒化膜７を全面に形成する。溝５内部の窒化
膜７上も充填するように窒化膜７上全面にレジストを塗
布し、これを写真製版技術を用いてパターニングして開
口９を設ける。このパターニングによる開口９は溝５に
挾まれた半導体基板１の領域に対して若干オーバサイズ
がかかるように、すなわち溝５の側面部に形成された窒
化膜７の一部り（露出するように形成されることが重要
である（第１Ｃ図参照）。
このレジスト３８をマスクとして露出している窒化膜７
をエツチングして除去するが、溝５の側面部の窒化膜７
は溝５の深さ方向にエツチングされるためたとえオーバ
エツチングされてもそのマージンは大きいものである。
をエツチングして除去するが、溝５の側面部の窒化膜７
は溝５の深さ方向にエツチングされるためたとえオーバ
エツチングされてもそのマージンは大きいものである。
したがって、酸化膜６は溝５に挾まれた半導体基板１上
の領域のものだけが露出するのではなく、溝５の側面の
上部の領域のものも露出する（第１Ｄ参照）。
の領域のものだけが露出するのではなく、溝５の側面の
上部の領域のものも露出する（第１Ｄ参照）。
最後に、レジスト３８を除去した後残存の窒化膜７をマ
スクとしてフィールド酸化を行なうと、そのバーズビー
ク９が溝５の側面（破線参照）に位置する分離酸化膜８
が溝５に挾まれた半導体基板１の領域上に形成される（
第１Ｅ図参照）。
スクとしてフィールド酸化を行なうと、そのバーズビー
ク９が溝５の側面（破線参照）に位置する分離酸化膜８
が溝５に挾まれた半導体基板１の領域上に形成される（
第１Ｅ図参照）。
以下、窒化膜７および酸化膜６を除去した後、再度溝５
の内面を含み半導体基板１の主面を熱酸化すると、分離
酸化膜８と一体となったキャパシタ酸化膜が全面に形成
されることになる。セルプレートの形成等のその後の工
程はこの発明の範囲外であり、また公知技術に基づくも
のであるからここでの説明は省略する。
の内面を含み半導体基板１の主面を熱酸化すると、分離
酸化膜８と一体となったキャパシタ酸化膜が全面に形成
されることになる。セルプレートの形成等のその後の工
程はこの発明の範囲外であり、また公知技術に基づくも
のであるからここでの説明は省略する。
なお、」１記実施例では、溝を２つに設けてその間の領
域に分離酸化膜を形成しているが、溝は１つでもよくそ
の場合分離酸化膜の一方端のバーズビークは溝の側面に
位置し、他方端のバーズビークは半導体基板の主面上に
形成される。
域に分離酸化膜を形成しているが、溝は１つでもよくそ
の場合分離酸化膜の一方端のバーズビークは溝の側面に
位置し、他方端のバーズビークは半導体基板の主面上に
形成される。
また、上記実施例では、分離酸化膜のバーズビークが溝
の側面に位置しているが素子の集積度はそれほど高くな
く、溝と溝との距離に余裕があるときはその間の半導体
基板の主面の平面部にバーズビークが位置するような分
離酸化膜を形成してもよい。その場合であっても、溝は
既に形成されているので従来方法による溝のエツジ部が
鋭角となるような問題は解消され、従来方法によるもの
より信頼性は高い。
の側面に位置しているが素子の集積度はそれほど高くな
く、溝と溝との距離に余裕があるときはその間の半導体
基板の主面の平面部にバーズビークが位置するような分
離酸化膜を形成してもよい。その場合であっても、溝は
既に形成されているので従来方法による溝のエツジ部が
鋭角となるような問題は解消され、従来方法によるもの
より信頼性は高い。
さらに、」１記実施例では、溝にとって一方端に分離酸
化膜を形成してこのエツジ部の問題を解決しているが、
他方端のエツジ部には犠牲酸化の方法を用いてその問題
を解決するように両者を用いることも有用である。
化膜を形成してこのエツジ部の問題を解決しているが、
他方端のエツジ部には犠牲酸化の方法を用いてその問題
を解決するように両者を用いることも有用である。
［発明の効果］
この発明は以上説明したとおり、分離酸化膜のバーズビ
ークの端部が溝側面に位置するので、溝の分離酸化膜側
にエツジ部を生じることがなく溝内面に形成される酸化
膜の耐圧を低下させない信頼性の高い半導体装置となる
効果がある。
ークの端部が溝側面に位置するので、溝の分離酸化膜側
にエツジ部を生じることがなく溝内面に形成される酸化
膜の耐圧を低下させない信頼性の高い半導体装置となる
効果がある。
また、この発明の別の発明は以上説明したとおり、溝を
形成した後、溝側面の一部も露出させるマスクを用いて
分離酸化膜を形成するのでそのバーズビークの端部を溝
の側面に位置させる半導体装置の製造方法となる効果が
ある。
形成した後、溝側面の一部も露出させるマスクを用いて
分離酸化膜を形成するのでそのバーズビークの端部を溝
の側面に位置させる半導体装置の製造方法となる効果が
ある。
第１Ａ図〜第１Ｅ図はこの発明の一実施例による製造方
法を示す概略工程断面図、第２図は一般のＲＡＭの構成
の一例を示すブロック図、第３図はメモリセルの書込／
読出動作を説明するために示されたダイナミック形メモ
リセルの等価回路図、第４図はトレンチメモリセルを用
いた折返しビット線方式のダイナミックＲＡＭの平面図
、第５図は第４図のＶ−■断面図、第６Ａ図〜第６Ｅ図
は従来の溝の近傍に形成される分離酸化膜の製造方法を
示す概略工程断面図、第７図は第６Ｅ図における分離酸
化膜および溝まわりの酸化膜の形成状態を示す拡大断面
図である。 図において、１は半導体基板、２は酸化膜、３はレジス
ト、４は開口、５は溝、６は酸化膜、７は窒化膜、８は
分離酸化膜、９は開口、３８はレジストである。 なお、各図中、同一符号は同一または相当部分を示す。
法を示す概略工程断面図、第２図は一般のＲＡＭの構成
の一例を示すブロック図、第３図はメモリセルの書込／
読出動作を説明するために示されたダイナミック形メモ
リセルの等価回路図、第４図はトレンチメモリセルを用
いた折返しビット線方式のダイナミックＲＡＭの平面図
、第５図は第４図のＶ−■断面図、第６Ａ図〜第６Ｅ図
は従来の溝の近傍に形成される分離酸化膜の製造方法を
示す概略工程断面図、第７図は第６Ｅ図における分離酸
化膜および溝まわりの酸化膜の形成状態を示す拡大断面
図である。 図において、１は半導体基板、２は酸化膜、３はレジス
ト、４は開口、５は溝、６は酸化膜、７は窒化膜、８は
分離酸化膜、９は開口、３８はレジストである。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (11)
- （１）主面を有し、かつ前記主面に形成された溝を有す
る半導体基板と、前記半導体基板に形成される複数個の
機能素子と、前記機能素子間を分離する、前記溝の近傍
の前記半導体基板の前記主面上に形成され、そのバーズ
ビークの端部が前記溝の側面に位置する分離酸化膜とを
備えた、分離酸化膜を有する半導体装置。 - （２）前記溝は前記半導体基板の前記主面に２箇所形成
され、前記溝の間の前記半導体基板の前記主面上に形成
された前記分離酸化膜のバーズビークの端部は、前記溝
のいずれの内部にも位置する、特許請求の範囲第１項記
載の分離酸化膜を有する半導体装置。 - （３）前記溝の内面には、前記分離酸化膜の前記バーズ
ビークに接続する酸化膜が形成される、特許請求の範囲
第１項または第２項に記載の分離酸化膜を有する半導体
装置。 - （４）前記半導体装置は複数のトランジスタと複数のキ
ャパシタを含むダイナミックＲＡＭを含み、前記酸化膜
は前記ダイナミックＲＡＭを構成するキャパシタ絶縁膜
である、特許請求の範囲第３項記載の分離酸化膜を有す
る半導体装置。 - （５）主面を有する半導体基板を準備する工程と、前記
半導体基板の前記主面に所定形状の溝を形成する工程と
、前記溝の内面を含み、前記半導体基板の前記主面上に
絶縁膜を形成する工程と、前記溝に接した前記半導体基
板の前記主面の第１の所定領域上および前記第１の所定
領域に接続する前記溝の側面の第２の所定領域上の前記
絶縁膜の一部のみ除去する工程と、前記絶縁膜の一部が
除去されて露出した前記半導体基板の前記主面および前
記溝の側面に分離酸化膜を形成する工程とを備えた、分
離酸化膜を有する半導体装置の製造方法。 - （６）前記絶縁膜を形成する工程は、前記溝の内面を含
み、前記半導体基板の前記主面の上に酸化膜を形成する
工程と、前記酸化膜上に窒化膜を形成する工程とからな
る、特許請求の範囲第５項記載の分離酸化膜を有する半
導体装置の製造方法。 - （７）前記酸化膜は、熱酸化法によって形成される、特
許請求の範囲第６項記載の分離酸化膜を有する半導体装
置の製造方法。 - （８）前記窒化膜は、ＣＶＤ法によって形成される、特
許請求の範囲第６項記載の分離酸化膜を有する半導体装
置の製造方法。 - （９）前記絶縁膜の一部のみ除去する工程は、前記窒化
膜上にレジストを形成する工程と、前記レジストを所定
形状にパターニングする工程と、パターニングされた前
記レジストをマスクとして、露出した前記窒化膜を除去
する工程とからなる、特許請求の範囲第６項、第７項ま
たは第８項記載の分離酸化膜を有する半導体装置の製造
方法。 - （１０）前記レジストは写真製版技術によってパターニ
ングされる、特許請求の範囲第９項記載の分離酸化膜を
有する半導体装置の製造方法。 - （１１）前記分離酸化膜を形成する工程は、パターニン
グされた前記レジストを除去する工程と、その一部が除
去されて残った前記窒化膜をマスクとして、露出した前
記酸化膜を熱酸化する工程と、マスクとされた前記窒化
膜を除去する工程とからなる、特許請求の範囲第９項ま
たは第１０項記載の分離酸化膜を有する半導体装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62282567A JPH01124234A (ja) | 1987-11-09 | 1987-11-09 | 分離酸化膜を有する半導体装置およびその製造方法 |
| US07/266,704 US4956692A (en) | 1987-11-09 | 1988-11-03 | Semiconductor device having an isolation oxide film |
| DE3837762A DE3837762A1 (de) | 1987-11-09 | 1988-11-07 | Halbleitereinrichtung mit einem isolationsoxidfilm und herstellungsverfahren |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62282567A JPH01124234A (ja) | 1987-11-09 | 1987-11-09 | 分離酸化膜を有する半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01124234A true JPH01124234A (ja) | 1989-05-17 |
Family
ID=17654164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62282567A Pending JPH01124234A (ja) | 1987-11-09 | 1987-11-09 | 分離酸化膜を有する半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4956692A (ja) |
| JP (1) | JPH01124234A (ja) |
| DE (1) | DE3837762A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4354587A (en) * | 1980-10-17 | 1982-10-19 | Third Wave Electronics Company, Inc. | Coin acceptor or rejector |
| US5159428A (en) * | 1988-09-15 | 1992-10-27 | Texas Instruments Incorporated | Sidewall-sealed poly-buffered LOCOS isolation |
| DE3932683A1 (de) * | 1989-09-29 | 1991-04-11 | Siemens Ag | Verfahren zur herstellung eines grabenkondensators einer ein-transistor-speicherzelle in einem halbleitersubstrat mit einer selbstjustierten kondensator-gegenelektrode |
| KR930000581B1 (ko) * | 1990-04-04 | 1993-01-25 | 금성일렉트론 주식회사 | 자기 정렬된 캐패시터 콘택을 갖는 셀 제조방법 및 구조 |
| JPH06163851A (ja) * | 1991-06-07 | 1994-06-10 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
| US5387540A (en) * | 1993-09-30 | 1995-02-07 | Motorola Inc. | Method of forming trench isolation structure in an integrated circuit |
| JP3400846B2 (ja) * | 1994-01-20 | 2003-04-28 | 三菱電機株式会社 | トレンチ構造を有する半導体装置およびその製造方法 |
| US5665622A (en) * | 1995-03-15 | 1997-09-09 | International Business Machines Corporation | Folded trench and rie/deposition process for high-value capacitors |
| US5717628A (en) * | 1996-03-04 | 1998-02-10 | Siemens Aktiengesellschaft | Nitride cap formation in a DRAM trench capacitor |
| DE10127336B4 (de) * | 2001-06-06 | 2006-07-06 | Infineon Technologies Ag | Halbleiterspeicherzelle mit einem Auswahltransistor und einem Speicherkondensator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987831A (ja) * | 1982-11-12 | 1984-05-21 | Hitachi Ltd | 半導体装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5053883A (ja) * | 1973-09-12 | 1975-05-13 | ||
| JPS5072591A (ja) * | 1973-10-29 | 1975-06-16 | ||
| JPS5827667B2 (ja) * | 1979-02-19 | 1983-06-10 | 富士通株式会社 | 半導体装置 |
| US4819054A (en) * | 1982-09-29 | 1989-04-04 | Hitachi, Ltd. | Semiconductor IC with dual groove isolation |
| JPS60189964A (ja) * | 1984-03-12 | 1985-09-27 | Hitachi Ltd | 半導体メモリ |
| KR900000170B1 (ko) * | 1984-06-05 | 1990-01-23 | 가부시끼가이샤 도오시바 | 다이내믹형 메모리셀과 그 제조방법 |
| JPS62123764A (ja) * | 1985-11-25 | 1987-06-05 | Hitachi Ltd | 半導体装置 |
| JPH0620108B2 (ja) * | 1987-03-23 | 1994-03-16 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1987
- 1987-11-09 JP JP62282567A patent/JPH01124234A/ja active Pending
-
1988
- 1988-11-03 US US07/266,704 patent/US4956692A/en not_active Expired - Fee Related
- 1988-11-07 DE DE3837762A patent/DE3837762A1/de active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5987831A (ja) * | 1982-11-12 | 1984-05-21 | Hitachi Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4956692A (en) | 1990-09-11 |
| DE3837762C2 (ja) | 1993-06-17 |
| DE3837762A1 (de) | 1989-05-24 |
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