JPH03263371A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関し、特に、任意の記憶情報
のランダムな入出力が可能な高集積化に適した半導体装
置に関する。

［従来の技術］ 従来、半導体装置の中で、記憶情報のランダムな人出力
が可能なものとしてＤＲＡＭ（Ｄｙｎａｍｉｃ　　Ｒａ
ｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍ。

ｒｙ）が一般的に知られている。このＤＲＡＭは、多数
の記憶情報を記憶する記憶領域であるメモリセルアレイ
と、外部との入出力に必要な周辺回路とから構成されて
いる。

第５図は、従来のＤＲＡＭのメモリセルを示した断面図
である。第５図を参照して、メモリセルは、シリコン基
板１と、シリコン基板１上に形成された素子分離のため
の素子分離酸化膜５２と、シリコン基板１上に所定の間
隔を隔てて形成された不純物拡散層６ａ、７ａ、６ｂ、
７ｂと、不純物拡散層６ａ、７ａおよび不純物拡散層６
ｂ、７ｂの間にゲート絶縁膜３ａを介して形成されたゲ
ート電極４ａと、ゲート電極４ａの側壁に形成されたサ
イドウオールスペーサ５ａと、不純物拡散層６ａ、７ａ
に接続され、サイドウオールスペーサ５ａ、５ｂ上に形
成された電荷蓄積電極１２と、電荷蓄積電極１２上に形
成されたキャパシタ誘電膜１３と、キャパシタ誘電膜１
３上および素子分離酸化膜５２上に形成されたキャパシ
タプレート電極１４と、不純物拡散層６ｂ、７ｂに接続
されキャパシタプレート電極１４上に絶縁膜１５を介し
て形成されたビット線上６とを含む。なお、素子分離酸
化膜５２上には、隣接するメモリセルを構成するゲート
電極４ｂが形成されている。

このＤＲＡＭの動作としては、情報の書込み時に、ゲー
ト電極４ａに所定の電圧が印加され、ゲート絶縁膜３ａ
直下の半導体基板表面にチャネルが形成される。そして
、そのチャネルを通してビット線上６に与えられた電荷
が電荷蓄積電極↓２゜キャパシタ誘電膜１３およびキャ
パシタプレート電極↓４から構成されるキャパシタに蓄
積される。

また、情報読出し時には、電荷蓄積電極１２．キャパシ
タ誘電膜１３およびキャパシタプレート電極１４から構
成されるキャパシタに蓄積された電荷がゲート電極４ａ
に所定の電圧が印加されたことに応答してビット線１６
から読出される。

また、ＤＲＡＭのメモリセルは、その信号電荷蓄積用の
キャパシタ構造によって、いくつかのタイプに分けるこ
とができるが、第５図に示したものはいわゆるスタック
ドタイプのメモリセルである。このタイプのメモリセル
では、上述のように、素子分離酸化膜５２およびゲート
電極４ａ上にまで延在された２層の導電膜（第５図に示
した電荷蓄積電極１２およびキャパシタプレート電極１
４に相当）とその間に形成された誘電膜（第５図に示し
たキャパシタ誘電膜１３に相当）とからキャパシタが構
成されている。したがって、ＤＲＡＭの高集積化に伴っ
てメモリセルサイズが縮小された場合には、キャパシタ
面積も同時に縮小されることとなる。

［発明が解決しようとする課題］ 前述のように、ＤＲＡＭの高集積化に伴ってメモリセル
が縮小された場合には、キャパシタの面積も同時に縮小
されることとなる。しかし、記憶領域としてのＤＲＡＭ
の安定動作および信頼性を考慮すると、メモリセルサイ
ズが縮小されても１ビツトのメモリセルに蓄える電荷量
をほぼ一定にする必要がある。すなわち、１ビツトのメ
モリセルに蓄える電荷量が小さくなるとソフトエラーな
どに十分耐えることができなくなるという問題点が生じ
る。また、従来の半導体装置では電荷蓄積電極の表面積
のうち上部の面積の寄与が非常に大きい。したがって、
半導体装置の集積化に伴ってメモリセルサイズが縮小さ
れ、電荷蓄積電極の平面積が減少するとこの構造では十
分な容量が得られないという問題点があった。

この発明は、上記のような課題を解決するためになされ
たもので、メモリセルサイズが縮小された場合にも、十
分なキャパシタ容量を得ることが可能な半導体装置を提
供することを目的とする。

［課題を解決するための手段］ この発明における半導体装置は、策士導電型の半導体基
板の素子分離領域に隣接して形成された第２導電型の不
純物領域と、半導体基板の不純物領域に隣接する領域上
に第１の絶縁膜を介して形成されたゲート電極と、少な
くとも不純物領域上に形成された第１の導電膜と、第１
の導電膜および前記ゲート電極ならびに素子分離領域上
に形成され少なくとも第１の導電膜上に開口部を有する
第２の絶縁膜と、第２の絶縁膜の開口部に策士の導電膜
に対して接続して形成された第２の導電膜と、第２の導
電膜上に形成された第３の導電膜と第３の導電膜の側壁
部に接しかつ、半導体基板に対して垂直方向に延びて形
成された第４の導電膜と第３の導電膜および第４の導電
膜表面を覆うように形成された第３の絶縁膜と少なくと
も第３の絶縁膜表面に接するように形成された第５の導
電膜とを有する容量手段とを含む。

［作用］ この発明に係る半導体装置では、第１導電型の半導体基
板の素子分離領域に隣接して第２導電型の不純物領域が
形成され、半導体基板の不純物領域に隣接する領域上に
第１の絶縁膜を介してゲート電極が形成され、少なくと
も不純物領域上に第１の導電膜が形成され、その第１の
導電膜およびゲート電極ならびに素子分離領域上に少な
くとも第１の導電膜上に開口部を有する第２の絶縁膜が
形成され、第２の絶縁膜の開口部に第１の導電膜に対し
て接続して第２の導電膜が形成され、容量手段が第２の
導電膜上に形成された第３の導電膜と第３の導電膜の側
壁部に接しかつ半導体基板に対して垂直方向に延びて形
成された第４の導電膜と第３の導電膜および第４の導電
膜表面を覆うように形成された第３の絶縁膜と少なくと
も第３の絶縁膜表面に接するように形成された第５の導
電膜とから構成される。

つまり、策士の導電膜上に形成された第２の絶縁膜の開
口部に、第１の導電膜に接続して第２の導電膜が形成さ
れ、その第２の導電膜上に形成された第３の導電膜の側
壁部に接して半導体基板に対して垂直方向に延びた第４
の導電膜が形成されるので、平面上での面積を増加させ
ることなく容量手段として利用できる面積が増加される
。

［発明の実施例］ 第１図は本発明の一実施例を示したＤＲＡＭのメモリセ
ルの断面図である。第↓図を参照して、メモリセルは、
シリコン基板１と、シリコン基板１上に絶縁膜を介して
形成された素子分離のためのシールド電極２と、シリコ
ン基板１上に所定の間隔を隔てて形成された不純物拡散
層６ａ、　　７ａおよび６ｂ、７ｂと、不純物拡散層６
ａ、７ａおよび６ｂ、７ｂの間にゲート絶縁膜３ａを介
して形成されたゲート電極４ａと、ゲート電極４ａの側
壁部に形成されたサイドウオールスペーサ５ａと、不純
物拡散層６ａ、７ａに接続され、サイドウオールスペー
サ５ａおよび５ｂ上に形成されたポリシリコンバッド８
と、シリコン基板１上の全面に形成され、不純物拡散層
６ａ、７ａおよび６ｂ、７ｂ上に開口部を有する層間絶
縁膜上０と、層間絶縁膜１０上に形成された窒化膜マス
ク↑９と、層間絶縁膜１０の不純物拡散層６ａ、７ａ上
に位置する開口部に形成された埋込ポリシリコンプラグ
９と、埋込みポリシリコンプラグ９および窒化膜マスク
１９上に埋込みポリシリコンプラグ９に接続して形成さ
れた電荷蓄積電極１１と、電荷蓄積電極１１の両側面に
シリコン基板１と垂直方向に延びて形成された電荷蓄積
電極１２と、電荷蓄積電極１１および１２上に形成され
たキャパシタ誘電膜１３と、キャパシタ誘電膜１３上に
形成されたキャパシタプレート電極１４と、層間絶縁膜
１０の不純物拡散層６ｂ、７ｂ上の開口部に形成された
サイドウオールスペーサ１７と、サイドウオールスペー
サ１７の中に不純物拡散層６ｂ。

７ｂに接続して埋込まれたタングステンなどからなる金
属プラグ１８と、金属プラグ１８に接続されキャパシタ
プレート電極１４上に絶縁膜１５を介して形成されたビ
ット線１６とを含む。

なお、シールド電極２上には、隣接するメモリセルを構
成するゲート電極４ｂがゲート絶縁膜３ｂを介して形成
されており、その側壁部にはサイドウオールスペーサ５
ｂが形成されている。

このように、本実施例では、従来の電荷蓄積電極（第１
図に示したポリシリコンバッド８に相当）上に開口部を
有する絶縁膜を形成し、その開口部内の導電層（第１図
に示した埋込みポリシリコンプラグ９に相当）を介して
層間絶縁膜１０上に円筒状のもう１つの電荷蓄積電極↑
１を形成しさらにその電荷蓄積電極１１の側壁部に電荷
蓄積電極王２を形成することにより、その側壁部でキャ
パシタの面積を増加させることができる。したがって、
半導体装置の集積化に伴ってＤＲＡＭのメモリセルサイ
ズが縮小化されてもソフトエラーなどに耐え得る十分な
キャパシタ容量を得ることができる。

第２Ａ図ないし第２０図は、第１図に示したメモリセル
の製造プロセスを説明するための断面構０ 造園である。第２Ａ図ないし第２０図を参照して、製造
プロセスについて説明する。まず、第２Ａ図に示すよう
に、シリコン基板１の主表面を熱酸化して熱酸化膜１２
０を形成する。そして、不純物をドーピングすることに
より低抵抗化した多結晶シリコン膜１０２およびシリコ
ン酸化膜２１をＣＶＤ法を用いて形成する。そして、レ
ジスト２２をパターニングにより形成する。素子分離領
域以外の部分を異方性エツチングにより除去する。この
結果、第２Ｂ図に示すように、シリコン基板１上に絶縁
膜２０を介して素子分離のためのトランジスタ分離のシ
ールド電極２が形成される。その後シリコン酸化膜２１
およびシリコン基板１上にシリコン酸化膜２３をＣＶＤ
法を用いて形成する。

そしてレジストパターンを用いないで全面を異方性エツ
チングする。これによって、第２Ｃ図に示すように、絶
縁膜２０およびシールド電極２ならびにシリコン酸化膜
２４の側壁部分にサイドウオールスペーサ５ｂが形成さ
れる。その後、シリコン基板１の表面全体を熱酸化して
熱酸化膜１０３１ を形成する。そして、不純物をドーピングすることによ
り低抵抗化した多結晶膜１０４およびシリコン酸化膜１
０５をＣＶＤ１を用いて形成する。

シリコン酸化膜１０５上にレジスト２５を形成してこれ
をマスクとして異方性エツチング行う。これによって、
第２Ｄ図に示すように、ゲート絶縁膜３およびゲート電
極４が形成される。そして、シリコン基板１のゲート電
極４が形成されている以外の表面領域に比較的低濃度の
不純物（１０５〜１０’　”　ｃｍ−”　）を注入する
。これにより不純物拡散層６が形成される。次に、第２
Ｅ図に示すように、第２Ｃ図のシールド電極の側壁にサ
イドウオールスペーサ５ｂを形成した方法と同様に第２
Ｆ図に示すようなサイドウオールスペーサ５ａ、５ｂが
ゲート電極４ａ、４ｂの側壁に形成される。但し、ゲー
ト電極４ａ間の不純物領域６上にはレジストマスク３０
０によりシリコン酸化膜２６が残される。そして、シリ
コン基板１のゲート電極４ａ、４ｂ以外の表面領域に比
較的高濃度の不純物（１０１８〜１０２１　ｃｍ−３）
を注２ 入し８００’Ｃ〜９００℃の炉アニールまたはランプア
ニールなどによって活性化する。この結果、トランジス
タのソース／ドレインとなる不純物拡散層６ａ、７ａ、
６ｂ、７ｂが形成される。第２Ｇ図に示すように、多結
晶シリコンエ０８を全面に形成する。そして、レジスト
２７を形成した後異方性エツチングを行なう。これによ
り、第２Ｈ図に示すようなポリシリコンバッド８が形成
される。そして、シリコン基板１−全面を覆うように最
表面を窒化膜マスク１１９とした厚くて平坦な層間絶縁
膜′１１０をＣＶＤ法により形成する。窒化膜マスク１
１９上にレジスト２８を形成し、それをマスクとし異方
性エツチングを行なう。これによって、第２１図に示す
ように、層間絶縁膜１０および窒化膜マスク１−９のポ
リシリコンバッド８上に開口部が形成される。そして、
その開口部内を埋めるようにポリシリコン１０９を形成
する。

レジストを用いないで全面をエッチバックする。

これにより、第２Ｊ図に示すような埋込みポリシリコン
プラク゛９が層間絶縁膜上０の開口部内に彫工３ 成される。この埋込みポリシリコンプラグ９は不純物を
ドーピングすることにより低抵抗化される。

そして、埋込みポリシリコンプラグ９および窒化膜マス
ク１９上にポリシリコン膜１１１およびシリコン酸化膜
２９をＣＶＤ法により形成する。シリコン酸化膜２９上
にレジスト３０を形成する。

レジスト３０をマスクとして異方性エツチングを行なう
。これにより、第２に図に示すように、埋込みポリシリ
コンプラグ９上に少なくともその一部が接するような電
荷蓄積電極１１を構成するポリシリコン及びシリコン酸
化膜２９からなる二層膜が形成される。この二層膜上に
ＣＶＤ法を用いてポリシリコン膜３王が形成される。そ
して、レジストを用いないで全面をエッチバックする。

これにより上記の二層膜１１．２９の側壁部に第２Ｌ図
に示すようなポリシリコンからなるサイドウオール１２
が形成される。このサイドウオール１２および前述の電
荷蓄積電極１１とにより電荷蓄積電極が構成される。そ
の後ウェットエツチング法を用いて上記二層膜のうちシ
リコン酸化膜２９王４ を除去する。その後、キャパシタの誘電膜となる窒化膜
をＣＶＤ法により形成しその表面を８０００Ｃ〜９００
°Ｃの温度条件で酸化する。これによって形成されたキ
ャパシタ誘電膜１３上に多結晶シリコン膜１１５によっ
て後述のキャパシタプレート電極１４が形成される。次
に、第２Ｍ図に示すように、キャパシタプレート電極↓
４上にシリコン酸化膜３２をＣＶＤ法により形成する。

その後、レジストマスク（図示せず）を用いて異方性エ
ツチングを行なうことにより２つのゲート４ａ間の不純
物拡散層６ｂ、Ｔｂ上に開口部を形成する。

さらに、シリコン基板上全面にシリコン酸化膜を形成し
レジストマスクを用いないでシリコン基板１全面を異方
性エツチングすることによりキャパシタプレート電極↓
４および上記開口部の側壁をシリコン酸化膜からなるナ
イドウオールスペーサ１１７により保護する。この結果
、第２Ｎ図に示すような形状となる。そして、上記開口
部に不純物拡散層６ｂ、７ｂと接するようにタングステ
ンなどの高融点金属を選択的に形成してサイドウオニ５ 一ルスペーサ１７の内部に第２０図に示すような金属プ
ラグ１８を形成する。最後に第１図に示すように、金属
プラグ１８と接するようにＣＶＤ法などで多結晶シリコ
ン膜を形成した後レジストマスクを用いて異方性エツチ
ングすることによりビット線１６を形成する。

第３図は上述の第２Ｅ図ないし第２Ｇ図に示した製造プ
ロセスの別実施例を示した断面構造図である。第３図を
参照して、ビット線１６を最後に形成する製造方法の場
合に、第２Ｅ図ないし第２Ｇ図に示した製造プロセスに
おいてビット線が形成される不純物領域６ｂ、７ｂ上に
も下敷きポリシリコンバッド４８を形成する。具体的に
は、第２Ｅ図においてレジストマスク３００を用いずに
不純物拡散層７ｂ表面を露出させ、第２Ｇ図におけるレ
ジスト２７に第３図に示したレジスト４０を追加するだ
けでよい。この第３図に示した方法では、前述の第２Ｍ
図の開口部形成時に重ね合わせマージンが大きくなると
いう利点がある。

第４図は本発明の他の実施例を示したＤＲＡＭ６ のメモリセルの断面図である。第４図を参照して、策士
図に示したＤＲＡＭと相違する点は、ビット線２１６を
キャパシタ形成前に形成する点である。

すなわち、ビット線２１６は、電荷蓄積電極↓↓。

１２およびポリシリコンバッド８より下方に形成されて
いる。なお、ビット線２１６上にはシリコン酸化膜２１
７が形成されている。なお、本実施例では、素子分離方
法として、トランジスタ分離を用いたが、本発明はこれ
に限らず、ＬＯＣＯ８法あるいはトレンチを利用した分
離方法でもよい。

また、本実施例では、トランジスタのソース／ドレイン
をＬＤＤ構造としたが、本発明はこれに限らず、シング
ルトランジスタ、ＤＤＤ）ランジスタあるいはゲートオ
ーパラツブトランジスタなどトランジスタとして働けば
どのような構造でも同様の効果を得ることができる。さ
らに、本実施例では、シールド電極、ゲート電極、電荷
蓄積電極およびキャパシタプレート電極に多結晶シリコ
ンを用いたが、本発明はこれに限らず、金属あるいは金
属珪化物またはそれらと多結晶シリコンを重７ ね合わせた重ね膜であってもよい。また、本実施例に示
した製造プロセスは平坦な層間膜であるため上層のパタ
ーンニングを容易に行なえるという利点もある。

［発明の効果］ 以上のように、この発明によれば、第１の導電膜上に形
成した第２の導電膜の開口部に第１の導電膜に接続して
第２の導電膜を形成し、その第２の導電膜上に形成した
第３の導電膜の側壁部に接して半導体基板に対して垂直
方向に伸びた第４の導電膜を形成することにより、平面
上での面積を増加させることなく容量手段として利用で
きる面積が増加されるので、メモリセルサイズが縮小さ
れた場合にも、十分なキャパシタ容量を得ることができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示したＤＲＡＭのメモリセ
ルの断面図、第２Ａ図ないし第２０図は第１図に示した
ＤＲＡＭのメモリセルの製造プロセスを説明するための
断面構造図、第３図は第２８ Ｅ図ないし第２Ｇ図に示した製造プロセスの別実施例を
示した断面構造図、第４図は本発明の他の実施例を示し
たＤＲＡＭのメモリセルの断面図、第５図は従来のＤＲ
ＡＭのメモリセルの断面図である。 図において、１はシリコン基板、２はシールド電極、３
ａ、３ｂはゲート絶縁膜、４ａ、４ｂはゲート電極、５
ａ、５ｂはサイドウオールスペーサ、６ａ、６ｂ、７ａ
、７ｂは不純物拡散層、８はポリシリコンバッド、９は
埋込みポリシリコンプラグ、１０は眉間絶縁膜、１１．
１２は電荷蓄積電極、■３は゛キャパシタ誘電膜、１４
はキャパシタプレート電極、１５は絶縁膜、１６はビッ
ト線、１７はサイドウオールスペーサ、１８は金属プラ
グ、１９は窒化膜マスク、２０は絶縁膜、２１６はビッ
ト線である。 なお、図中、同符号は同一または相当部分を示す。 第２Ｂ図 第２Ｃ図 第２Ｄ図 第２Ｅ図 第２Ｆ図 第２Ｇ図 第２Ｈ図 第２１図 りａ ！：Ｉａ 第２Ｊ 図 第２に図 ↓　↓ ↓ 第２Ｍ図

Claims (1)

1. 【特許請求の範囲】 第１導電型の半導体基板の素子分離領域に隣接して形成
   された第２導電型の不純物領域と、前記半導体基板の前
   記不純物領域に隣接する領域上に第１の絶縁膜を介して
   形成されたゲート電極と、 少なくとも前記不純物領域上に形成された第１の導電膜
   と、 前記第１の導電膜および前記ゲート電極ならびに前記素
   子分離領域上に形成され、少なくとも前記第１の導電膜
   上に開口部を有する第２の絶縁膜と、 前記第２の絶縁膜の開口部に前記第１の導電膜に対して
   接続して形成された第２の導電膜と、前記第２の導電膜
   上に形成された第３の導電膜と該第３の導電膜の側壁部
   に接しかつ、前記半導体基板に対して垂直方向に延びて
   形成された第４の導電膜と前記第３の導電膜および前記
   第４の導電膜表面を覆うように形成された第３の絶縁膜
   と少なくとも該第３の絶縁膜表面に接するように形成さ
   れた第５の導電膜とを有する容量手段とを含む、半導体
   装置。