JPH05226583A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05226583A JPH05226583A JP4057106A JP5710692A JPH05226583A JP H05226583 A JPH05226583 A JP H05226583A JP 4057106 A JP4057106 A JP 4057106A JP 5710692 A JP5710692 A JP 5710692A JP H05226583 A JPH05226583 A JP H05226583A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000005530 etching Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000011229 interlayer Substances 0.000 claims description 21
- 239000010410 layer Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 claims 3
- 239000010408 film Substances 0.000 abstract description 97
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 20
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 239000010409 thin film Substances 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体基板の主表面に形成されるスタック型
容量部を有するＤＲＡＭにおいて、微細化されても必要
とする容量が得られるようにする。 【構成】 ｐ型半導体基板１上に、ｎ+ 拡散層２、ゲー
ト電極４、フィールド酸化膜５を形成し、全体を第１の
絶縁膜６で被覆した後、その上に表面が平坦になされた
第２絶縁膜７ｂを形成する。コンタクト孔を開口し多結
晶シリコン膜を堆積した後、エッチングマスクを介して
異方性エッチングを施して第１の電極（その１）９を形
成するとともに第２の絶縁膜７ｂに溝を形成する。薄膜
多結晶シリコン膜１０ａを堆積し［（ａ）図］、エッチ
バックしてサイドウォール状の第１の電極（その２）１
０を形成する［（ｂ）図］。その後、誘電体膜１１、第
２の電極１２、第３の絶縁膜１３、ディジット線１４を
形成する［（ｃ）図］。
容量部を有するＤＲＡＭにおいて、微細化されても必要
とする容量が得られるようにする。 【構成】 ｐ型半導体基板１上に、ｎ+ 拡散層２、ゲー
ト電極４、フィールド酸化膜５を形成し、全体を第１の
絶縁膜６で被覆した後、その上に表面が平坦になされた
第２絶縁膜７ｂを形成する。コンタクト孔を開口し多結
晶シリコン膜を堆積した後、エッチングマスクを介して
異方性エッチングを施して第１の電極（その１）９を形
成するとともに第２の絶縁膜７ｂに溝を形成する。薄膜
多結晶シリコン膜１０ａを堆積し［（ａ）図］、エッチ
バックしてサイドウォール状の第１の電極（その２）１
０を形成する［（ｂ）図］。その後、誘電体膜１１、第
２の電極１２、第３の絶縁膜１３、ディジット線１４を
形成する［（ｃ）図］。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に、スイッチ素子と情報蓄積用素子
とで構成されるＤＲＡＭ型メモリセルのスタック型容量
素子の構造およびその製造方法に関する。
製造方法に関し、特に、スイッチ素子と情報蓄積用素子
とで構成されるＤＲＡＭ型メモリセルのスタック型容量
素子の構造およびその製造方法に関する。
【０００２】
【従来の技術】スタック型容量部をもつ半導体装置の従
来の構造およびその製造方法について図５を参照して説
明する。図５の（ａ）は、ｐ型シリコン基板１にＭＯＳ
型トランジスタを形成しその上を絶縁膜で被覆した状態
を示す。図には、ｎ+ 拡散層２とゲート絶縁膜３とゲー
ト電極４とで構成されたトランジスタが、フィールド酸
化膜５により分離されて形成された状態が示されてい
る。フィールド酸化膜５上のゲート電極４は、隣接する
トランジスタのものである。また各ゲート電極４はＤＲ
ＡＭのワード線を構成している。このＭＯＳ型トランジ
スタ上に、第１の絶縁膜６として膜厚２０００ÅのＳｉ
Ｏ2 膜をＣＶＤ法により堆積する。
来の構造およびその製造方法について図５を参照して説
明する。図５の（ａ）は、ｐ型シリコン基板１にＭＯＳ
型トランジスタを形成しその上を絶縁膜で被覆した状態
を示す。図には、ｎ+ 拡散層２とゲート絶縁膜３とゲー
ト電極４とで構成されたトランジスタが、フィールド酸
化膜５により分離されて形成された状態が示されてい
る。フィールド酸化膜５上のゲート電極４は、隣接する
トランジスタのものである。また各ゲート電極４はＤＲ
ＡＭのワード線を構成している。このＭＯＳ型トランジ
スタ上に、第１の絶縁膜６として膜厚２０００ÅのＳｉ
Ｏ2 膜をＣＶＤ法により堆積する。
【０００３】次に、図５の（ｂ）に示すように、リソグ
ラフィ工程を経て、ｎ+ 拡散層２へ達するコンタクト孔
８を開口し、続いて多結晶シリコン膜９ａを膜厚２００
０Åに堆積する。次に、電気伝導率を上げるために多結
晶シリコン膜９ａにリンの熱拡散を行った後、これをパ
ターニングして、図５の（ｃ）に示すように、コンタク
ト領域を含む箇所へ、第１の電極９ｂを形成する。この
第１の電極９ｂが容量部の一方の電極となる。
ラフィ工程を経て、ｎ+ 拡散層２へ達するコンタクト孔
８を開口し、続いて多結晶シリコン膜９ａを膜厚２００
０Åに堆積する。次に、電気伝導率を上げるために多結
晶シリコン膜９ａにリンの熱拡散を行った後、これをパ
ターニングして、図５の（ｃ）に示すように、コンタク
ト領域を含む箇所へ、第１の電極９ｂを形成する。この
第１の電極９ｂが容量部の一方の電極となる。
【０００４】次に、図５の（ｄ）に示すように、容量部
の誘電体膜（ＳｉＯ2 、Ｓｉ3 Ｎ4またはこれらの積層
膜）１１を形成し、その上に多結晶シリコンを堆積す
る。リンの熱拡散を行った後、リソグラフィ技術を用い
てパターニングを行い、第１の電極９ｂを覆う形状の第
２の電極１２を形成する。この時、第２の電極１２と誘
電体膜１１は同時にエッチングされる。この第２の電極
１２が容量部のもう一方の電極となる。
の誘電体膜（ＳｉＯ2 、Ｓｉ3 Ｎ4またはこれらの積層
膜）１１を形成し、その上に多結晶シリコンを堆積す
る。リンの熱拡散を行った後、リソグラフィ技術を用い
てパターニングを行い、第１の電極９ｂを覆う形状の第
２の電極１２を形成する。この時、第２の電極１２と誘
電体膜１１は同時にエッチングされる。この第２の電極
１２が容量部のもう一方の電極となる。
【０００５】次に、層間絶縁膜１３ａを成長させ、ｎ+
拡散層２へのコンタクト孔を開口した後、アルミニウム
等により、ディジット線１４を形成すると、スタック型
容量部を有するＤＲＡＭセルが形成される。
拡散層２へのコンタクト孔を開口した後、アルミニウム
等により、ディジット線１４を形成すると、スタック型
容量部を有するＤＲＡＭセルが形成される。
【０００６】
【発明が解決しようとする課題】上述した従来のスタッ
ク型容量部の構造では、必要な容量を確保するには一定
以上の面積が必要となる。従って、ＤＲＡＭ等の半導体
装置においては、微細化しようとしても面積縮小に限界
があり、これ以上の微細化は困難であった。
ク型容量部の構造では、必要な容量を確保するには一定
以上の面積が必要となる。従って、ＤＲＡＭ等の半導体
装置においては、微細化しようとしても面積縮小に限界
があり、これ以上の微細化は困難であった。
【０００７】本発明の目的は、上述の難点に対処して簡
単な方法でさらに小さな面積でも必要とする容量が得ら
れる、微細化に適したスタック型容量部を備える半導体
装置およびその製造方法を提供することにある。また、
従来と同等の面積で、より多くの電荷を蓄えうるように
して、外部からのノイズやα線等の影響を受けにくく
し、また、電荷の保持時間も長期化できるようにするこ
とである。
単な方法でさらに小さな面積でも必要とする容量が得ら
れる、微細化に適したスタック型容量部を備える半導体
装置およびその製造方法を提供することにある。また、
従来と同等の面積で、より多くの電荷を蓄えうるように
して、外部からのノイズやα線等の影響を受けにくく
し、また、電荷の保持時間も長期化できるようにするこ
とである。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上にゲート絶縁膜を介して形成されたゲート
電極と、前記ゲート電極の両側の前記半導体基板の表面
領域内に形成されたソース・ドレイン領域と、前記半導
体基板上を覆う層間絶縁膜と、前記層間絶縁膜に形成さ
れたコンタクト孔を介して前記ソース・ドレイン領域の
いずれか一方と接触している第１の電極と、前記第１の
電極の表面を覆う誘電体膜と、前記誘電体膜を介して前
記第１の電極と対向して設けられた第２の電極と、を具
備するものであって、前記第１の電極が、下端がソース
・ドレイン領域のいずれか一方と接触している垂直柱部
分と、中央部が前記垂直柱部分の上端に接続されている
水平部分と、上端部が前記水平部分の端面に接続された
垂下体部分と、から構成されていることを特徴としてい
る。
半導体基板上にゲート絶縁膜を介して形成されたゲート
電極と、前記ゲート電極の両側の前記半導体基板の表面
領域内に形成されたソース・ドレイン領域と、前記半導
体基板上を覆う層間絶縁膜と、前記層間絶縁膜に形成さ
れたコンタクト孔を介して前記ソース・ドレイン領域の
いずれか一方と接触している第１の電極と、前記第１の
電極の表面を覆う誘電体膜と、前記誘電体膜を介して前
記第１の電極と対向して設けられた第２の電極と、を具
備するものであって、前記第１の電極が、下端がソース
・ドレイン領域のいずれか一方と接触している垂直柱部
分と、中央部が前記垂直柱部分の上端に接続されている
水平部分と、上端部が前記水平部分の端面に接続された
垂下体部分と、から構成されていることを特徴としてい
る。
【０００９】また、その製造方法は、半導体基板上にゲ
ート電極およびソース・ドレイン領域を有するＭＯＳト
ランジスタを形成する工程と、前記半導体基板上に層間
絶縁膜を形成する工程と、前記層間絶縁膜に、前記ソー
ス・ドレイン領域のいずれか一方の領域の一部を露出さ
せるコンタクト孔を形成する工程と、前記コンタクト孔
内を埋め前記層間絶縁膜上に延在する第１の導電層を形
成する工程と、前記第１の導電層上にエッチングマスク
を設けた後に第１の導電層をパターニングして第１の電
極の主要部を形成する工程と、前記エッチングマスクを
マスクとして前記層間絶縁膜に異方性エッチングを施し
て前記第１の電極の主要部の外周部に溝を形成する工程
と、薄い第２の導電層を形成しこれをエッチバックして
前記溝の側壁部分に、前記第１の電極の主要部に接続さ
れた第１の電極の垂下体部を形成する工程と、前記第１
の電極の表面に誘電体膜を形成する工程と、前記誘電体
膜を介して前記第１の電極と対向する第２の電極を形成
する工程と、を含むものである。
ート電極およびソース・ドレイン領域を有するＭＯＳト
ランジスタを形成する工程と、前記半導体基板上に層間
絶縁膜を形成する工程と、前記層間絶縁膜に、前記ソー
ス・ドレイン領域のいずれか一方の領域の一部を露出さ
せるコンタクト孔を形成する工程と、前記コンタクト孔
内を埋め前記層間絶縁膜上に延在する第１の導電層を形
成する工程と、前記第１の導電層上にエッチングマスク
を設けた後に第１の導電層をパターニングして第１の電
極の主要部を形成する工程と、前記エッチングマスクを
マスクとして前記層間絶縁膜に異方性エッチングを施し
て前記第１の電極の主要部の外周部に溝を形成する工程
と、薄い第２の導電層を形成しこれをエッチバックして
前記溝の側壁部分に、前記第１の電極の主要部に接続さ
れた第１の電極の垂下体部を形成する工程と、前記第１
の電極の表面に誘電体膜を形成する工程と、前記誘電体
膜を介して前記第１の電極と対向する第２の電極を形成
する工程と、を含むものである。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）〜（ｄ）および図２の（ａ）
〜（ｃ）は、本発明の第１の実施例を説明するための工
程断面図である。まず、ｐ型シリコン基板１上にフィー
ルド酸化膜５を形成し、ゲート絶縁膜３を介してゲート
電極４を形成した後、半導体基板の表面領域内にソース
・ドレイン領域を構成するｎ+ 拡散層２を形成する。フ
ィールド酸化膜５上のゲート電極４は、隣接するトラン
ジスタのものである。また、各ゲート電極４はＤＲＡＭ
のワード線を構成するものである。
て説明する。図１の（ａ）〜（ｄ）および図２の（ａ）
〜（ｃ）は、本発明の第１の実施例を説明するための工
程断面図である。まず、ｐ型シリコン基板１上にフィー
ルド酸化膜５を形成し、ゲート絶縁膜３を介してゲート
電極４を形成した後、半導体基板の表面領域内にソース
・ドレイン領域を構成するｎ+ 拡散層２を形成する。フ
ィールド酸化膜５上のゲート電極４は、隣接するトラン
ジスタのものである。また、各ゲート電極４はＤＲＡＭ
のワード線を構成するものである。
【００１１】このＭＯＳ型トランジスタ上にＳｉＯ2 を
ＣＶＤ法により２０００Å堆積して第１の絶縁膜６を形
成し、続いてボロンリンガラス（以下、ＢＰＳＧと記
す）をＣＶＤ法により１００００Å堆積して第２の絶縁
膜７ａを形成する〔図１の（ａ）〕。
ＣＶＤ法により２０００Å堆積して第１の絶縁膜６を形
成し、続いてボロンリンガラス（以下、ＢＰＳＧと記
す）をＣＶＤ法により１００００Å堆積して第２の絶縁
膜７ａを形成する〔図１の（ａ）〕。
【００１２】ＢＰＳＧ膜は堆積したままでは表面の平坦
性が悪いので加熱リフローを行って平坦な表面を形成す
る。その後リアクティブイオンエッチング法を用いてＢ
ＰＳＧ膜を全面エッチバックして、膜厚を５０００Åと
し、図１の（ｂ）に示す第２の絶縁膜７ｂを得る。
性が悪いので加熱リフローを行って平坦な表面を形成す
る。その後リアクティブイオンエッチング法を用いてＢ
ＰＳＧ膜を全面エッチバックして、膜厚を５０００Åと
し、図１の（ｂ）に示す第２の絶縁膜７ｂを得る。
【００１３】次に、リソグラフィ技術を用いて第２の絶
縁膜７ｂにｎ+ 拡散層２へ達するコンタクト孔８を開口
する。その後、多結晶シリコン膜９ａをＣＶＤ法により
膜厚２５００Åに堆積し、この多結晶シリコン膜９ａの
導電率を上げるためにリンを熱拡散する〔図１の
（ｃ）〕。
縁膜７ｂにｎ+ 拡散層２へ達するコンタクト孔８を開口
する。その後、多結晶シリコン膜９ａをＣＶＤ法により
膜厚２５００Åに堆積し、この多結晶シリコン膜９ａの
導電率を上げるためにリンを熱拡散する〔図１の
（ｃ）〕。
【００１４】次に、コンタクト領域を含む箇所へエッチ
ングマスクを形成し、異方性のエッチングによりマスク
に対し概略一致するように多結晶シリコン膜９ａをパタ
ーニングして第１の電極（その１）９を形成する。本実
施例では、第１の電極（その１）９の面積を、２μｍ2
とした。その後、ひき続いて、前記エッチングマスクを
マスクとして、第２の絶縁膜７ｂに対し異方性エッチン
グを行い、エッチング部分のＢＰＳＧ膜の厚さを３００
０Åとした。この結果、第１の電極（その１）９の下面
は、第２の絶縁膜７ｂが厚く残り、第１の電極以外の部
分は薄くなる〔図１の（ｄ）〕。
ングマスクを形成し、異方性のエッチングによりマスク
に対し概略一致するように多結晶シリコン膜９ａをパタ
ーニングして第１の電極（その１）９を形成する。本実
施例では、第１の電極（その１）９の面積を、２μｍ2
とした。その後、ひき続いて、前記エッチングマスクを
マスクとして、第２の絶縁膜７ｂに対し異方性エッチン
グを行い、エッチング部分のＢＰＳＧ膜の厚さを３００
０Åとした。この結果、第１の電極（その１）９の下面
は、第２の絶縁膜７ｂが厚く残り、第１の電極以外の部
分は薄くなる〔図１の（ｄ）〕。
【００１５】次に、図２の（ａ）に示すように、薄い薄
膜多結晶シリコン膜１０ａをＣＶＤ法により膜厚１５０
０Åに堆積し、これにリンを熱拡散して導電率を上げ
る。次に、リアクティブイオンエッチング法を用いてエ
ッチバックを行い、第１の電極（その１）９の側壁部に
薄膜多結晶シリコン膜１０ａを残留させ、第１の電極
（その２）１０を形成する〔図２の（ｂ）〕。この結
果、第１の電極には薄膜多結晶シリコン膜からなるサイ
ドウォール部（１０）が付加されることになり、電極の
実効的表面積が増大する。
膜多結晶シリコン膜１０ａをＣＶＤ法により膜厚１５０
０Åに堆積し、これにリンを熱拡散して導電率を上げ
る。次に、リアクティブイオンエッチング法を用いてエ
ッチバックを行い、第１の電極（その１）９の側壁部に
薄膜多結晶シリコン膜１０ａを残留させ、第１の電極
（その２）１０を形成する〔図２の（ｂ）〕。この結
果、第１の電極には薄膜多結晶シリコン膜からなるサイ
ドウォール部（１０）が付加されることになり、電極の
実効的表面積が増大する。
【００１６】次に、容量部の絶縁膜となる、膜厚７０Å
程度の誘電体膜１１（ＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜または
それらの積層膜）を堆積した後、多結晶シリコンを１５
００Å堆積し、リンを熱拡散する。その後、フォトリソ
グラフィ技術により、第１の電極９、１０を覆う形状に
パターニングして、容量部のもう一方の電極となる第２
の電極１２を形成する。この時、誘電体膜１１も同時に
パターニングされる。
程度の誘電体膜１１（ＳｉＯ2 膜、Ｓｉ3 Ｎ4 膜または
それらの積層膜）を堆積した後、多結晶シリコンを１５
００Å堆積し、リンを熱拡散する。その後、フォトリソ
グラフィ技術により、第１の電極９、１０を覆う形状に
パターニングして、容量部のもう一方の電極となる第２
の電極１２を形成する。この時、誘電体膜１１も同時に
パターニングされる。
【００１７】次に、第３の絶縁膜１３を厚さ４０００Å
に堆積し、フォトリソグラフィ技術により第３の絶縁膜
１３にｎ+ 拡散層２へ達するコンタクト孔を開口する。
続いて、アルミニウム等により、ディジット線１４を形
成すれば、図２の（ｃ）に示す、本実施例のスタック型
容量部を有するＤＲＡＭセルが形成される。
に堆積し、フォトリソグラフィ技術により第３の絶縁膜
１３にｎ+ 拡散層２へ達するコンタクト孔を開口する。
続いて、アルミニウム等により、ディジット線１４を形
成すれば、図２の（ｃ）に示す、本実施例のスタック型
容量部を有するＤＲＡＭセルが形成される。
【００１８】以上のように形成されたＤＲＡＭセルで
は、従来と同面積で電荷蓄積量を２５〜５０％程度高く
することができるので、外部からのノイズやα線等の影
響を受けにくくなり、また、電荷保持時間も長期化され
る。
は、従来と同面積で電荷蓄積量を２５〜５０％程度高く
することができるので、外部からのノイズやα線等の影
響を受けにくくなり、また、電荷保持時間も長期化され
る。
【００１９】また、現在のフォトリソグラフィ技術でパ
ターニングできる最小寸法（例えば、２つの第１の電極
（その１）９間の間隔）には限界があるため、第１の電
極の面積はその分狭くなされるが、本実施例によれば、
薄膜多結晶シリコン膜の膜厚を厚くすることにより、フ
ォトリソグラフィ技術の限界により制限される面積より
広い面積の電極を形成することができる。
ターニングできる最小寸法（例えば、２つの第１の電極
（その１）９間の間隔）には限界があるため、第１の電
極の面積はその分狭くなされるが、本実施例によれば、
薄膜多結晶シリコン膜の膜厚を厚くすることにより、フ
ォトリソグラフィ技術の限界により制限される面積より
広い面積の電極を形成することができる。
【００２０】図３の（ａ）〜（ｄ）は、本発明の第２の
実施例を説明するための工程断面図である。本実施例で
は、図１の（ｃ）の状態とした後、図３の（ａ）に示す
ように、多結晶シリコン膜９ａ上に、膜厚５００ÅのＳ
ｉＯ2 膜よりなる第４の絶縁膜１５を形成する。その
後、コンタクト領域を含む箇所へエッチングマスクを形
成し、第４の絶縁膜１５、多結晶シリコン膜９ａおよび
第２の絶縁膜７ｂに対して異方性のエッチングを施し
て、図３の（ｂ）に示すように、第１の電極（その１）
９を形成するとともに第２の絶縁膜７ｂに溝を形成す
る。
実施例を説明するための工程断面図である。本実施例で
は、図１の（ｃ）の状態とした後、図３の（ａ）に示す
ように、多結晶シリコン膜９ａ上に、膜厚５００ÅのＳ
ｉＯ2 膜よりなる第４の絶縁膜１５を形成する。その
後、コンタクト領域を含む箇所へエッチングマスクを形
成し、第４の絶縁膜１５、多結晶シリコン膜９ａおよび
第２の絶縁膜７ｂに対して異方性のエッチングを施し
て、図３の（ｂ）に示すように、第１の電極（その１）
９を形成するとともに第２の絶縁膜７ｂに溝を形成す
る。
【００２１】次に、図３の（ｃ）に示すように、薄膜多
結晶シリコン膜１０ａを堆積し、リンの熱拡散を行う。
次に、薄膜多結晶シリコン膜１０ａをエッチバックして
第１の電極（その１）９の側壁に接触した第１の電極
（その２）１０を形成する〔図１の（ｄ）〕。その後、
第４の絶縁膜１５をエッチング除去する。その後の工程
は先の実施例と同様である。
結晶シリコン膜１０ａを堆積し、リンの熱拡散を行う。
次に、薄膜多結晶シリコン膜１０ａをエッチバックして
第１の電極（その１）９の側壁に接触した第１の電極
（その２）１０を形成する〔図１の（ｄ）〕。その後、
第４の絶縁膜１５をエッチング除去する。その後の工程
は先の実施例と同様である。
【００２２】第４の絶縁膜１５を形成しない第１の実施
例では、薄膜多結晶シリコン膜１０ａのエッチバック後
には、第１の電極（その１）９の膜厚は、オーバーエッ
チングにより５００Å程度膜減りするが、第２の実施例
では、この膜減りを防止できるので、先の実施例の場合
よりも第１の電極の実効表面積を大きくすることができ
る。
例では、薄膜多結晶シリコン膜１０ａのエッチバック後
には、第１の電極（その１）９の膜厚は、オーバーエッ
チングにより５００Å程度膜減りするが、第２の実施例
では、この膜減りを防止できるので、先の実施例の場合
よりも第１の電極の実効表面積を大きくすることができ
る。
【００２３】図４は、本発明の第３の実施例を説明する
ための断面図である。この実施例では、第１の絶縁膜６
を形成した後、シリカフィルム形成材料を回転塗布し、
これを焼きしめてシリカフィルム１６を形成する。ここ
で、シリカフィルム形成材料の粘度を調整したり、ある
いは重ね塗りをする等して、平坦な表面を得る。あるい
はエッチバックにより平坦化を達成してもよい。このよ
うにして平坦な面が得られた後、ＢＰＳＧよりなる第２
の絶縁膜７ｃを堆積する。この後の工程は先の実施例と
同様である。
ための断面図である。この実施例では、第１の絶縁膜６
を形成した後、シリカフィルム形成材料を回転塗布し、
これを焼きしめてシリカフィルム１６を形成する。ここ
で、シリカフィルム形成材料の粘度を調整したり、ある
いは重ね塗りをする等して、平坦な表面を得る。あるい
はエッチバックにより平坦化を達成してもよい。このよ
うにして平坦な面が得られた後、ＢＰＳＧよりなる第２
の絶縁膜７ｃを堆積する。この後の工程は先の実施例と
同様である。
【００２４】
【発明の効果】以上説明したように、本発明の半導体装
置は、第１の電極が、主要部と、該主要部の外周部に接
続された垂下体部とから構成されるスタック型容量部を
有するものであるので、本発明によれば、第１の電極の
実効表面積の増大を図ることができる。また、第１の電
極間の実効的間隔をリソグラフィ技術の限界以上に狭く
することができるので、その分第１の電極の表面積を広
くすることができる。この点からも容量増大効果を得る
ことができる。従って、本発明によれば、従来より小さ
な面積でも必要な容量を確保することができるようにな
るので、半導体装置をより微細化、高集積化することが
可能となる。
置は、第１の電極が、主要部と、該主要部の外周部に接
続された垂下体部とから構成されるスタック型容量部を
有するものであるので、本発明によれば、第１の電極の
実効表面積の増大を図ることができる。また、第１の電
極間の実効的間隔をリソグラフィ技術の限界以上に狭く
することができるので、その分第１の電極の表面積を広
くすることができる。この点からも容量増大効果を得る
ことができる。従って、本発明によれば、従来より小さ
な面積でも必要な容量を確保することができるようにな
るので、半導体装置をより微細化、高集積化することが
可能となる。
【００２５】また、従来と同じ面積で、本発明を適用し
た場合には、より多くの電荷を蓄えることが可能となる
ので、外部からのノイズやα線等の影響を受けにくくな
り、また、電荷の保持時間も長くなるという効果があ
る。
た場合には、より多くの電荷を蓄えることが可能となる
ので、外部からのノイズやα線等の影響を受けにくくな
り、また、電荷の保持時間も長くなるという効果があ
る。
【図１】 本発明の第１の実施例を説明するための工程
断面図。
断面図。
【図２】 本発明の第１の実施例を説明するための工程
断面図。
断面図。
【図３】 本発明の第２の実施例を説明するための工程
断面図。
断面図。
【図４】 本発明の第３の実施例を説明するための断面
図。
図。
【図５】 従来例の工程断面図。
１ ｐ型シリコン基板 ２ ｎ+ 拡散層 ３ ゲート絶縁膜 ４ ゲート電極 ５ フィールド酸化膜 ６ 第１の絶縁膜 ７ａ、７ｂ、７ｃ 第２の絶縁膜 ８ コンタクト孔 ９ 第１の電極（その１） ９ａ 多結晶シリコン膜 ９ｂ 第１の電極 １０ 第１の電極（その２） １０ａ 薄膜多結晶シリコン膜 １１ 誘電体膜 １２ 第２の電極 １３ 第３の絶縁膜 １３ａ 層間絶縁膜 １４ ディジット線 １５ 第４の絶縁膜 １６ シリカフィルム
Claims (4)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して形
成されたゲート電極と、前記ゲート電極の両側の前記半
導体基板の表面領域内に形成されたソース・ドレイン領
域と、前記半導体基板上を覆う層間絶縁膜と、前記層間
絶縁膜に形成されたコンタクト孔を介して前記ソース・
ドレイン領域のいずれか一方と接触している第１の電極
と、前記第１の電極の表面を覆う誘電体膜と、前記誘電
体膜を介して前記第１の電極と対向して設けられた第２
の電極と、を具備する半導体装置において、 前記第１の電極が、下端がソース・ドレイン領域のいず
れか一方と接触している垂直柱部分と、中央部が前記垂
直柱部分の上端に接続されている水平部分と、上端部が
前記水平部分の端面に接続された垂下体部分と、から構
成されていることを特徴とする半導体装置。 - 【請求項２】 半導体基板上にゲート電極およびソース
・ドレイン領域を有するＭＯＳトランジスタを形成する
工程と、前記半導体基板上に層間絶縁膜を形成する工程
と、前記層間絶縁膜に、前記ソース・ドレイン領域のい
ずれか一方の領域の一部を露出させるコンタクト孔を形
成する工程と、前記コンタクト孔内を埋め前記層間絶縁
膜上に延在する第１の導電層を形成する工程と、前記第
１の導電層上にエッチングマスクを設けた後に第１の導
電層をパターニングして第１の電極の主要部を形成する
工程と、前記エッチングマスクをマスクとして前記層間
絶縁膜に異方性エッチングを施して前記第１の電極の主
要部の外周部に溝を形成する工程と、薄い第２の導電層
を形成しこれをエッチバックして前記溝の側壁部分に、
前記第１の電極の主要部に接続された第１の電極の垂下
体部を形成する工程と、前記第１の電極の表面に誘電体
膜を形成する工程と、前記誘電体膜を介して前記第１の
電極と対向する第２の電極を形成する工程と、を含む半
導体装置の製造方法。 - 【請求項３】 半導体基板上にゲート電極およびソース
・ドレイン領域を有するＭＯＳトランジスタを形成する
工程と、前記半導体基板上に層間絶縁膜を形成する工程
と、前記層間絶縁膜に、前記ソース・ドレイン領域のい
ずれか一方の領域の一部を露出させるコンタクト孔を形
成する工程と、前記コンタクト孔内を埋め前記層間絶縁
膜上に延在する第１の導電層を形成する工程と、前記第
１の導電層上に薄い保護膜を形成する工程と、前記保護
膜上にエッチングマスクを設けた後に前記保護膜および
前記第１の導電層をパターニングして第１の電極の主要
部を形成する工程と、前記エッチングマスクをマスクと
して前記層間絶縁膜に異方性エッチングを施して前記第
１の電極の主要部の外周部に溝を形成する工程と、薄い
第２の導電層を形成しこれをエッチバックして前記溝の
側壁に、前記第１の電極の主要部に接続された第１の電
極の垂下体部を形成する工程と、前記第１の電極の表面
に誘電体膜を形成する工程と、前記誘電体膜を介して前
記第１の電極と対向する第２の電極を形成する工程と、
を含む半導体装置の製造方法。 - 【請求項４】 前記層間絶縁膜の形成工程が、その表面
を平坦化するための工程を含んでいる請求項２または３
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05710692A JP3149930B2 (ja) | 1992-02-07 | 1992-02-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05710692A JP3149930B2 (ja) | 1992-02-07 | 1992-02-07 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05226583A true JPH05226583A (ja) | 1993-09-03 |
| JP3149930B2 JP3149930B2 (ja) | 2001-03-26 |
Family
ID=13046267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05710692A Expired - Fee Related JP3149930B2 (ja) | 1992-02-07 | 1992-02-07 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3149930B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0642159A1 (de) * | 1993-09-08 | 1995-03-08 | Siemens Aktiengesellschaft | Herstellverfahren für ein Bitleitungskontaktloch einer Speicherzelle |
| EP0716451A1 (en) * | 1994-12-06 | 1996-06-12 | Varian Associates, Inc. | Thin film capacitor and method for producing the same |
| JPH1056146A (ja) * | 1996-08-08 | 1998-02-24 | Mitsubishi Electric Corp | 高誘電率材料キャパシタを有する半導体装置 |
| US6040215A (en) * | 1996-06-07 | 2000-03-21 | Nec Corporation | Method of manufacturing semiconductor device including memory cell having transistor |
| KR100300059B1 (ko) * | 1998-12-08 | 2001-09-22 | 김영환 | 커패시터 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0377365A (ja) * | 1989-08-19 | 1991-04-02 | Sony Corp | 半導体メモリ装置の製造方法 |
| JPH03263371A (ja) * | 1990-02-06 | 1991-11-22 | Mitsubishi Electric Corp | 半導体装置 |
-
1992
- 1992-02-07 JP JP05710692A patent/JP3149930B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0377365A (ja) * | 1989-08-19 | 1991-04-02 | Sony Corp | 半導体メモリ装置の製造方法 |
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| KR100300059B1 (ko) * | 1998-12-08 | 2001-09-22 | 김영환 | 커패시터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3149930B2 (ja) | 2001-03-26 |
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