JP3007300B2 - Ｄｒａｍメモリセル用蓄積キャパシタの製造方法 - Google Patents

Ｄｒａｍメモリセル用蓄積キャパシタの製造方法

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JP3007300B2 JP8202811A JP20281196A JP3007300B2 JP 3007300 B2 JP3007300 B2 JP 3007300B2 JP 8202811 A JP8202811 A JP 8202811A JP 20281196 A JP20281196 A JP 20281196A JP 3007300 B2 JP3007300 B2 JP 3007300B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、半導体の
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の集
積回路（ＩＣ）ディバイス内のメモリセル用の蓄電キャ
パシタ（コンデンサ）構造体に関する。特に、本発明
は、ＤＲＡＭ ＩＣディバイスのメモリセル（記憶素
子）用の容量を増加させる蓄電キャパシタと、その製造
方法に関する。
【０００２】
【従来の技術】マイクロプロセッサが強力になるにつれ
て、マイクロプロセッサが実行するソフトウエアのプロ
グラムも一層複雑になり、一層大きな処理メモリ空間を
要求するようになっている。ＤＲＡＭがマイクロプロセ
ッサ用の一次操作メモリ空間を与えるので、それらの操
作特性は全体のコンピュータシステムの総合性能にとっ
て重要である。図１はＤＲＡＭディバイス用の記憶メモ
リ空間を形成するようにアレー内に組成された従来例の
メモリセルユニットの概略回路図である。図１は、代表
的なＤＲＡＭメモリセルユニットがｎタイプ金属酸化半
導体の電界効果トランジスタ（ＮＭＯＳトランジスタ）
１００とキャパシタ１０２であることを示す。
【０００３】図に示すように、ＮＭＯＳトランジスタ１
００のゲートはディバイスのメモリセルアレーの語線Ｗ
Ｌに接続され、ソースはセルアレーのビット線ＢＬに接
続され、ドレーンはデータ蓄電キャパシタ１０２の電極
に接続されており、キャパシタ１０２の他の電極はシス
テムの接地面に接続されている。当業者が気づくよう
に、図１のメモリセルユニットによって用いられるキャ
パシタ１０２は記憶したデータビットの状態を識別する
電荷を保持し、一方ＮＭＯＳトランジスタは双方向性ス
イッチとして用いられる。ＭＯＳトランジスタ１００
は、トランジスタが蓄電キャパシタからディジタルデー
タを読み出すかまたは蓄電キャパシタへディジタルデー
タを書き込むかによって、電流のソースまたはドレーン
のいずれかの機能を果たすソース／ドレーン対を有する
ので、ソースおよびドレーンは、本明細書ではソース／
ドレーンとして総称で表示することにする。
【０００４】従来例のＤＲＡＭディバイスのメモリセル
ユニットで用いられる蓄電キャパシタ用の半導体構造が
図２の断面図に概略的に示されている。代表的な物理的
キャパシタ構造体を、それは積層構造を有するが、図面
を参照して概略的に検証することにする。ＤＲＡＭディ
バイスのメモリセルユニット用にそのようなキャパシタ
素子を製造するために、電界酸化層２０２、ゲート酸化
層２０４、第１ポリシリコン層２０６、側壁スペーサ２
０８、およびＮＭＯＳトランジスタのソース／ドレーン
領域２１０が順次シリコン基板２００の表面に形成され
る。トランジスタの形成後、二酸化シリコン（Ｓｉ
Ｏ2）のような酸化層２１２が次に基板上に付着され
る。次いで、接点開口２１４が酸化層２１２をエッチン
グすることによってソース／ドレーン領域の上方の所定
位置に形成される。それから、接点開口２１４には第２
ポリシリコン層２１６が充填され、トランジスタ素子の
ソース／ドレーン領域２１０用の外部接点を与える。次
に、誘電体層２１８が第２ポリシリコン層２１６の頂部
に付着される。誘電体層２１８は、例えば、窒化／酸化
（Ｎ／Ｏ）層または酸化／窒化／酸化（ＯＮＯ）層であ
る。最後に、第３ポリシリコン層２２０が誘電体層２１
８の上に形成される。この段階で、第２ポリシリコン層
２１６、誘電体層２１８および第３ポリシリコン層２２
０が図１の概略回路図に示す蓄電キャパシタ１０２を形
成する。
【０００５】周知のように、この蓄電キャパシタの容量
と漏れ特性はこれらのキャパシタを用いるメモリセルア
レーから成るＤＲＡＭの性能にとって重要である。詳し
くいうと、キャパシタの電極表面積が大きければ大きい
ほど、データの内容を長く維持することができ、したが
って、メモリセル内容のリフレッシュ速度が遅くて済
む。このことは、直接、ホストディジタルシステムのメ
モリのサブシステム（下部組織）の性能の改良につなが
る。しかしながら、物理的に大きなキャパシタは高密度
ＤＲＡＭディバイスを製造する際のディバイスの小型化
に逆行するものである。
【０００６】
【発明が解決しようとする課題】図２に図示するような
ＤＲＡＭメモリセルユニット用の従来例の蓄電キャパシ
タは不満足な容量特性に甘んじてた。具体的には、従来
例のＤＲＡＭディバイスに備えられている蓄電キャパシ
タはその容量値がメモリセルユニットに対して十分でな
い。これらのキャパシタ対して、システム全体の性能を
改良するために、最新のマイクロプロセッサに基づくコ
ンピュータ用に決められた基準に合うような改良が要請
されている。
【０００７】したがって、本発明の目的は、改良した容
量特性を与えるＤＲＡＭディバイスメモリセルユニット
用のキャパシタ構造体と、そのようなキャパシタを製造
する方法を提供することにある。
【０００８】本発明の他の目的は、改良した容量特性を
与えかつ高密度半導体集積に適するように全体の寸法を
減少したＤＲＡＭディバイスメモリセルユニット用のキ
ャパシタ構造体と、そのようなキャパシタを製造する方
法を提供することにある。
【０００９】
【課題を解決するための手段】１つの実施例では、本発
明は、半導体ディバイス内にＤＲＡＭメモリセルユニッ
ト用の蓄電キャパシタを製造する方法を提供することに
よって前述の目的を達成する。最初に、電界酸化層と、
ゲートと一対のソース／ドレーン領域を含むトランジス
タがディバイスのシリコン基板上に形成される。トラン
ジスタは、次に、第１誘電体層で被覆され、接点開口が
ソース／ドレーン領域の１つ領域の上方で第１誘電体層
に形成され、ソース／ドレーン領域の表面が露出され
る。第１導電層が次に接点開口の内部に形成され、ソー
ス／ドレーン領域および第１誘電体層の露出した表面を
被覆する。次に、でこぼこした表面を持つ第２導電層が
第１導電層の表面に形成される。次に、フォトマスク層
を利用して第２および第１導電層をエッチングするため
に、フォト石版印刷手順が行われ、このフォト石版印刷
手順の結果、グリッド状構造が第２および第１導電層に
形成される。これらの導電層は深く切り込んだ溝を持
つ。第２および第１導電層のグリッド状構造は蓄電キャ
パシタの電極の１つを形成する。第２誘電体層が形成さ
れて、第２および第１導電層のグリッド状構造の表面を
被覆し、ここで、第２誘電体層が蓄電キャパシタの蓄電
誘電体を形成する。次に、第３導電体層が形成されて、
第２誘電体層の表面を被覆し、ここで、第３導電体層が
蓄電キャパシタの他の電極を形成する。
【００１０】他の実施例では、本発明は、導電層として
形成された第１および第２電極と、２つの電極の間に挟
まれた誘電体層である蓄電キャパシタとを含む、ＤＲＡ
Ｍメモリセルユニット用の蓄電キャパシタ構造を提供す
ることによって前述の目的を達成する。ディバイスのシ
リコン基板には、電界酸化層と、ゲートおよび一対のソ
ース／ドレーン境域を含むトランジスタが形成される。
第１誘電体層はトランジスタを被覆し、１つのソース／
ドレーン領域のに接点開口を有する。第１電極は、接点
開口の内部に形成されてソース／ドレーン領域および第
１誘電体層の露出した表面を被覆する第１導電層を含
む。第２導電層は、でこぼこした表面を持つが、第１導
電層の表面上に形成される。多数の深い溝が第２および
第１導電層の中に形成されてグリッド状の構造を形成す
る。蓄電誘電体は第２および第１導電層内に形成された
グリッド状構造の表面を被覆する第２誘電体層を含む。
第２電極は蓄電誘電体の表面を被覆する第３導電層を含
む。
【００１１】
【実施例】本発明の好まし方法に従って製造されたＤＲ
ＡＭディバイス用のメモリセルユニットの断面図である
図３〜図７を参照して、本発明の方法の詳細を説明す
る。なお、これらの概略図は厳密な物理的寸法に合わせ
て表示されたものではなく、単に、本発明の構造および
方法の工程を描くためのものである。
【００１２】図３に示すように、シリコン基板３００が
ＤＲＡＭメモリディバイスの構成の基礎として与えられ
おり、ＤＲＡＭメモリディバイスは、メモリセルユニッ
トのアレーを含み、各ユニットはトランジスタ−キャパ
シタ対を含んでいる。例えば、シリコンの局部酸化方法
（ＬＯＣＯＳ手順）が最初に用いられて、トランジスタ
の能動領域を構成する基板３００の表面上に電界酸化層
３０２を形成する。基板３００の表面に形成されて成形
され、第１ポリシリコン層３０８によって被覆されたゲ
ート酸化層３０６を含むトランジスタゲート３０４が次
に作られる。その後、軽量ドープ型ドレーン（ＬＬＤ）
特性を持つソース／ドレーン領域３１０が形成される。
窒化シリコンの側壁スペーサ３１２が形成されたドラン
ジスタのゲートとソース／ドレーン領域との間の短絡チ
ャンネル効果を防止するようにトランジスタゲート３０
４の側壁を被覆するために持ちいられてもよい。メモリ
セルトランジスタ用のゲートおよびソース／ドレーンの
製造の詳細は公知であり、本明細書では説明しない。
【００１３】第１誘電体層３１４が次に形成されてトラ
ンジスタのゲート３０４とソース／ドレーン３１０の表
面を被覆する。この誘電体層３１４は窒化／酸化（Ｎ
Ｏ）または酸化／窒化／酸化（ＯＮＯ）構造を有しても
よく、窒化シリコン、即ち、窒化シリコン層であっても
よい。誘電体層３１４の形成後、接点開口３１６がこの
誘電体層に形成されて、図示のように、トランジスタの
ソース／ドレーン領域の表面を露出させる。
【００１４】続いて、図４に示すように、約３、０００
−５、０００オングストロームの厚さを持つ第１導電層
３１８が誘電体層３１４の表面に形成されて、図示のよ
うに、接点開口３１６を被覆する。この第１導電層３１
８は、加熱しインオ化したシラン（ＳｉＨ4）の雰囲気
中で行われる、例えば、低圧化学蒸着（ＬＰＣＶＤ）手
順を用いる付着によって形成されたポリシリコンであっ
てもよい。次に、５６０−５９０°Ｃの温度で、約５０
０−１、０００オングストロームの厚さを持ち、概略的
に図示のように、でこぼこの表面特性を持つ第２導電層
３２０が第１導電層３１８の表面に付着される。第２導
電層３２０は第１導電層３１８の材料と同一の材料、即
ち、ポリシリコンであってもよい。フォト石版印刷手順
が次に用いられて第１導電層３１８および第２導電層３
２０をエッチングする。フォト石版印刷手順は、メイン
エッチングステップおよびオーバーエッチングステップ
を含む２段階エッチングプロセスで、第２導電層３２０
に付着したフォトマスク層３２２の使用を含む。
【００１５】具体的にいうと、メインエッチングは第１
導電層３１８および第２導電層３２０を全体的に成形し
て図４に概略的に示す形状にし、接点開口３１６と第１
誘電体の隣接部分を被覆する第１導電層３１８と第２導
電層３２０を残す。第２エッチング段階中、時間的に制
御されたオーバーエッチングステップは、フォトマスク
層３２２の被覆部分の外側で露出された第１導電層３１
８の残り部分全てを綺麗に除去するばかりでなく、フォ
トマスク層３２２もエッチングする。このようにして、
オーバーエッチングステップはフォトマスク層３２２全
体をほとんど除去し、図５に概略的に示すように、第２
導電層３２０のでこぼこした表面の突出部分の間の凹部
部分中にある”マイクロフォトマスク層”３２４だけを
残す。
【００１６】次に、図６を参照すると、マイクロフォト
マスク層３２４がマスキング素子として用いられるオー
バーエッチングステップが継続し、全体の構造をさらに
削りとる。この継続したオーバーエッチング手順は、最
終的には、マイクロフォトマスク層３２４を完全に取り
去ると共に、残りの第２導電層３２０を取り去る。しか
し、そのことが起こる前に、深い溝３１９が、図示のよ
うに、第１導電層３１８に形成される。溝３１９が例え
ば約０．２−０．３μｍの深さに達すると、このオーバ
ーエッチングが終了する。第２導電層３２０の初期ので
こぼこした表面が２次元パターンの凹部と突起を持つの
で、オーバーエッチングは第１導電層３１８にグリッド
状構造（断面図で見られるような）を発生する。図示の
例では、第２導電層３２０は完全に取り去られている
が、このことは必ずしも必要でない。言い換えると、溝
３１９がオーバーエッチングステップ中所望の深さに達
したとき、第２導電層３２０の残りの部分が第１導電層
の頂部に残っていてもよい。
【００１７】次に、図７に示すように、第２誘電体層３
２６が溝付きの第１導電層３１８の露出した表面に形成
される。次いで、第３導電層３２８が第２誘電体層３２
６の表面上に形成される。このようにして、第１導電層
３１８、第３導電層３２６および第２誘電体層３２６が
一緒になって、図１の回路図の例えばキャパシタ１０２
のようなメモリセル蓄電キャパシタ用の、２つの電極層
と蓄電誘電体を形成する。誘電体層３２６は、例えば、
ＣＶＤ手順で形成されるＮＯ、ＯＮＯ、窒化シリコン、
または酸化シリコン層であってもよい。
【００１８】図３〜図７で説明したような蓄電キャパシ
タの形成に続くその後の製造手順ステップが、当業者に
とって公知のように、完成したＤＲＡＭメモリディバイ
スの製造を終了するためにさらに必要である。これらの
その後の手順ステップは本発明に関係ないので、ここで
は、省略する。
【００１９】本発明は、例として、好ましい実施例に基
づいて記載してきたが、本発明は記載された実施例に限
定されるものではない。それとは反対に、当業者にとっ
て明らかな種々の変形や同様の構造を含むものである。
特許請求の範囲には、そのような変形や同様な構造を包
含するように、最も広い解釈が与えられるべきである。
【００２０】
【発明の効果】特に、下記の効果が、第１導電層３１８
中の溝３１９の形成から得れる電極表面の増加に起因し
た著しく高い容量を持つ、ＤＲＡＭディバイスのメモリ
セルユニット用に形成された蓄電キャパシタを用いるこ
とによって得られる。 （ａ）メモリセルにおけるデータ検索アクセス期間中の
アルファ粒子によって生じるソフトのエラーの可能性が
著しく減少される。 （ｂ）蓄電キャパシタにおけるキャパシタ漏れ電流の不
可避な要因に起因する望ましくないデータ内容の変化の
可能性が著しく減少される。 （ｃ）メモリディバイスのデューティサイクルを増加さ
せるキャパシタのリフレッシュ速度が減少できる。
【図面の簡単な説明】
【図１】図１は、ＤＲＡＭディバイスのメモリセルユニ
ットの概略回路図である。
【図２】図２は、ＤＲＡＭディバイスの従来例のメモリ
セルユニットの概略断面図である。
【図３】図３は、本発明の好ましい実施例に従って製造
されるＤＲＡＭディバイスのメモリセルユニットの断面
図である。
【図４】図４は、本発明の好ましい実施例に従って製造
されるＤＲＡＭディバイスのメモリセルユニットの断面
図である。
【図５】図５は、本発明の好ましい実施例に従って製造
されるＤＲＡＭディバイスのメモリセルユニットの断面
図である。
【図６】図６は、本発明の好ましい実施例に従って製造
されるＤＲＡＭディバイスのメモリセルユニットの断面
図である。
【図７】図７は、本発明の好ましい実施例に従って製造
されるＤＲＡＭディバイスのメモリセルユニットの断面
図である。
【符号の説明】
３００ シリコン基板 ３０２ 電界酸化層 ３０４ トランジスタ ３０６ ゲート酸化層 ３０８ 第１ポリシリコン層 ３１０ ソース／ドレーン領域 ３１２ 側壁スペーサ ３１４ 第１誘電体層 ３１６ 接点開口 ３１８ 第１導電層 ３２０ 第２導電層 ３２２ フォトマスク層 ３２４ マイクロフォトマスク層 ３１９ 溝 ３２６ 第２誘電体層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−190511（ＪＰ，Ａ) 特開 平６−21380（ＪＰ，Ａ) 特開 平８−64786（ＪＰ，Ａ) 特開 平４−214666（ＪＰ，Ａ) 特開 平４−170061（ＪＰ，Ａ) 特開 平４−69964（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 （ａ）装置のシリコン基板上に電界酸化
    層と、ゲートおよび一対のソース／ドレーン領域から成
    るトランジスタを形成し、 （ｂ）トランジスタを酸化／窒化／酸化構造から成る第
    １誘電体層で被覆し、 （ｃ）１つのソース／ドレーン領域の上の第１誘電体層
    に接点開口を形成して１つのソース／ドレーン領域の表
    面を露出させ、 （ｄ）接点開口の内部に、１つのソース／ドレーン領域
    の露出した表面および第１誘電体層を被覆する第１導電
    層を形成し、 （ｅ）第１導電層の表面上に、でこぼこした表面を持つ
    第２導電層を形成し、 （ｆ）フォトマスク層を用いるフォト石版印刷手順を行
    い、第２および第１導電層内にグリッド状構造に溝を切
    削するように第２および第１導電層をエッチングして蓄
    電キャパシタの第１電極を形成し、 （ｇ）第２および第１導電層のグリッド状構造の表面を
    被覆する、蓄電キャパシタの蓄電誘電体となる第２誘電
    体層を形成し、 （ｈ）第２誘電体の表面を被覆する、蓄電キャパシタの
    第２電極となる第３導電層を形成する、ダイナミックラ
    ンダムアクセスメモリの半導体ディバイス内のメモリセ
    ルユニット用の蓄電キャパシタを製造する方法におい
    て、 前記（ｆ）ステップはフォトマスクによってマスクされ
    なかった第２および第１導電層の一部を取り去るステッ
    プを含むメインエッチングステップを行い、次に第２導
    電層のでこぼこした表面をエッチングすることによって
    第２導電層の凹部部分に前記フォトマスク層から複数の
    マイクロフォトマスク層を形成するステップと、第２お
    よび第１導電層に複数の深い溝を形成して第２および第
    １導電層にグリッド状構造を形成するステップを含むオ
    ーバーエッチングステップを行って蓄電キャパシタの第
    １電極を形成することを含むことを特徴とする方法。
  2. 【請求項２】 請求項１記載の方法において、前記
    （ｄ）ステップは付着によって第１導電層を形成するス
    テップを含み、第１導電層が約３０００−５０００オン
    グストロームの厚さを有することを特徴とする方法。
  3. 【請求項３】 請求項１記載の方法において、前記
    （ｅ）ステップは約５６０−５９０℃の温度で付着する
    ことによって第２導電層を形成し、第２導電層は約５０
    ０−１０００オングストロームの厚さを有することを特
    徴とする方法。
  4. 【請求項４】 請求項１記載の方法において、前記
    （ｄ）ステップは付着によって厚さ約３０００−５００
    ０オングストロームの第１導電層を形成するステップを
    含み、前記（ｅ）ステップは約５６０−５９０℃の温度
    で付着することによって厚さ約５００−１０００オング
    ストロームの第２導電層を形成するステップを含み、前
    記（ｆ）ステップは第２および第１導電層に約２０００
    −３０００オングストロームの複数の溝を形成して第２
    および第１導電層にグリッド状構造を形成するステップ
    を含むことを特徴とする方法。
JP8202811A 1996-05-27 1996-07-15 Ｄｒａｍメモリセル用蓄積キャパシタの製造方法 Expired - Lifetime JP3007300B2 (ja)

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