KR940005288B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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KR940005288B1
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서현환
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금성일렉트론 주식회사
문정환
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Abstract

내용 없음.

Description

반도체 장치의 제조방법
제1a-d도는 본 발명의 제1실시예에 따른 반도체 장치의 초미세패터닝을 설명하기 위한 공정 단면도,
제2a,b도는 본 발명의 제2실시예에 따른 반도체 장치의 초미세 패터닝을 설명하기 위한 공정 단면도,
제3a-d도는 본 발명의 제3실시예에 따른 반도체 장치의 초미세 패터닝을 설명하기 위한 공정 단면도,
제4a-d도는 제1도의 본 발명의 제1실시예를 적용한 제1예에 따른 반도체 메모리 소자의 커패시터 제조공정도,
제5a,b도는 제4도의 공정중 폴리실리콘의 표면 결함 방지를 설명하기 위한 제조 공정도.
제6a-d도는 본 발명에 따라 에치 엔딩포인트를 세트시킨 제1예의 반도체 메모리 소자의 커패시터 제조공정도.
제7a-d도는 본 발명에 따라 에치 엔딩 포인트를 세트시킨 제2예의 반도체 메모리 소자의 커패시터 제조공정도,
제8a-e도는 제2도의 본 발명의 제2실시예를 적용한 제1예에 따른 반도체 메모리 소자의 커패시터 제조공정도,
제9a-c도는 제2도의 본 발명의 제2실시예를 적용한 제2예에 따른 반도체 메모리 소자의 커패시터 제조공정도,
제10a-e도는 제3도의 본 발명의 제3실시예를 적용한 제1예에 따른 반도체 메모리 소자의 커패시터 제조공정도,
제11a-f도는 본 발명에 따른 반도체 메모리 소자의 커패시터 제조시 각 커패시터 사이의 격리의 제1예를 설명하기 위한 공정도,
제12a-e도는 본 발명에 따라 반도체 메모리 소자의 커패시터 제조시 각 커패시터 사이의 격리의 제2예를 설명하기 위한 공정도,
제13a-e도는 본 발명에 따라 반도체 메모리 소자의 커패시터 제조시 각 커패시터 사이의 격리의 제3예를 설명하기 위한 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 11, 31 : 반도체기판 2, 4, 5, 6, 7 : 임의의 층
3, 14, 41 : 반구형 입자층 12 : 산화막
13, 22, 23, 24, 26, 27, 28 : 도프트 폴리실리콘
15 : 평탄화용 절연막
16, 43 : 유전체막 17, 44 : 플레이트 폴리실리콘
18 : 열산화막 19, 45 : 유전체막
20 : 접착층 21 : 에치스토퍼
25, 29, 42 : 절연막 32 : 필드산화막
33 : 소오스 및 드레인 34 : 게이트
35, 37, 40 : 산화막 36 :비트라인
38 : 스토리지 노드 폴리실리콘 39, 46 : 질화막
본 발명은 반도체 장치의 제조공정에 관한 것으로, 특히 반도체 장치의 초미세 패터닝 기술에 관한 것이다.
현재, 반도체 장치의 고집적화 추세에 따라 패터닝 기술의 개발이 활발히 진행중에 있으며, 그 대표적인 것으로 리소그래피기술이 있다. 이 리소그래피기술은 반도체 디바이스를 제조할 때 그 구조를 결정하는 프로세스에 사용되는 것으로 디바이스의 패턴정보를 웨이퍼상에 정확히 전달하는 기술이다. 즉, 웨이퍼 표면에 도포한 레지스트상에 패턴 데이터대로 노광하고 현상등의 레지스트 프로세스를 행하여 패턴을 형성한 후 레지스트 패턴을 마스크로 하여 에칭 또는 이온주입등이 행해지게 된다.
그러나, 이와 같은 리소그래피 기술은 예를 들어 노광장비등 각종 장비가 요구되고 레지스트의 패턴사이즈가 한계에 이르고 있는 실정이다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 반구형 입자를 마스크 패턴으로 사용한 초미세 패터닝 기술을 제공하는 것이다.
본 발명의 다른 목적은 반구형 입자들 사이의 골에 반구형 입자와 식각 선택도가 큰 물질을 메워서 그 물질을 마스크 패턴으로 사용한 초미세 패터닝 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 반구형 입자를 이용한 초미세 패터닝으로 고용량을 갖는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
이하. 본 발명을 첨부도면에 의하여 상세히 설명한다.
제1-d도는 본 발명의 제1실시예에 따른 반도체 장치의 초미세 패터닝을 설명하기 위한 공정단면도로서, 우선 제1a도에 도시한 바와 같이 반도체 기판(1)의 식각될 임의의 층(2)위에 반구형 입자층(3)을 형성한다.
이때 반구형 입자층(3)은 공정온도, 증착시 두께(증착시간)에 의존하며, 자세한 기술은 "1990년 IEEE의 P659-662"에 나타난 공기 기술이다.
본 실시예에서 반구형 입자층(3)은 SiH4가스 사용시 560-600℃의 온도 및 0.1-1.5Torr의 압력하에서 또는 Si2H6가스 사용시 570-610℃의 온도 및 0.1-1.5Torr의 압력하에서 LPCVD법으로 도포된 폴리실리콘층을 사용한다.
그후, 제1b도와 같이 산과 골이 형성된 반구형 입자층(3)상에 임의의 층(2) 및 반구형 입자층(3)과 식각선택비가 큰 임의의 층(4)을 소정의 두께로 도포하고 에치백하여 반구형 입자층(3)의 골부분에 일정부분이 남도록 한다. 그다음, 제1c도와 같이 반구형 입자층(3)의 골부분에 남아있는 임의의 층(4)을 마스크로 사용하여 반구형 입자층(3)의 산부분을 식각하여 마스크 패턴을 형성한다.
그후, 임의의 층(2)의 노출부분을 일정깊이로 RIE(Reactive Ion Etching)로 에치백하면 반구형 입자층(3)의 골부분으로 제한된 0.1㎛ 정도의 초미세 패터닝된 임의의 층(2)을 얻을 수 있게 된다. 원하는 패턴을 얻은 후에는 마스크로 사용된 임의의 층(4)을 제거한다. 여기서, 임의의 층(2)과 반구형 입자층(3)이 동일 재질일 경우, 예를 들어 임의의 층(2)이 폴리실리콘층일 경우는 임의의 층(2)과 반구형 입자층(3)을 동시에 에치백할 수 있게 된다.
한편, 제2a,b도는 본 발명의 제2실시예에 다른 반도체 장치의 초미세 패터닝을 설명하기 위한 공정 단면도로서, 제1도와 동일부호는 동일 재질을 나타낸다. 우선, 제2a도에 도시한 바와 같이 반도체 기판(1)상의 식각될 임의의 층(5)위의 표면에 반구형 입자층(3)을 형성한다. 여기서, 임의의 층(5)은 반구형 입자층(3)과 식각 선택비가 큰 것을 사용하며, 반구형 입자층(3)은 상술한 1실시예와 동일하게 형성된다. 그후, 제2b도와 같이 산과골이 형성된 반구형 입자층(3)의 산부분을 마스크로 사용하여 골부분의 임의의 층(5)을 에치백하면 산부분으로 제한된 초미세 패터닝된 임의의 층(5)을 얻을 수 있게 된다. 이때 반구형 입자층(3)의 골부분의 임의의 층(5)을 식각하기 위해서는 그 부분이 노출되어야 하는데, 이것은 반구형 입자층(3)의 도포후 에치백 공정을 하거나, 도포시 타임 콘트롤하여 이룰 수 있다.
제3a-d도는 본 발명의 제3실시예에 따른 반도체 장치의 초미세 패터닝을 설명하기 위한 공정 단면도로서, 제1도 및 제2도와 동일부호는 동일부분을 나타낸다. 우선 제3a도에 도시한 바와 같이 반도체기판(1)상에 식각될 제1임의의층(6)을 형성하고, 제1임의의층(6)위에 임의의층(6)과 식각 선택비가 큰 제2임의의층(7)을 도포한다. 그 후, 제3b도와 같이 제2임의의층(7)위에 반구형 입자층(3)을 도포한다. 여기서 반구형 입자층(3)은 임의의층(7)과 식각 선택비가 커야한다.
그 다음, 제3c도에 도시한 바와 같이 반구형 입자층(3)의 산부분을 마스크로하여 골부분의 임의의층(7)을 에치백하여 제1임의의층(6) 표면이 선택적으로 노출되도록 한다.
제3d도와 같이 임의의층(6)의 노출부분을 일정깊이로 에치백하면 초미세 패터닝된 임의의층(6)을 얻을 수 있게 된다.
이와 같이 초미세 패터닝된 임의의 층(2,5,6)은 반도체 메모리 소자의 커패시터에 적용하게 되면 현재 기술에 의한 용량보다 약 5배이상의 고용량을 얻을 수 있게 되며, 이것을 첨부도면에 참조하여 설명한다.
제4a-d도는 본 발명의 1실시예를 적용한 1예에 따른 반도체 메모리소자의 커패시터 제조공정도로서, 우선 제4a도에 도시한 바와 같이 트랜지스터(도시하지 않음)가 형성된 반도체 기판(11)상에 산화막(12)을 도포하고 커패시터 노드 콘택을 형성한 다음 전면에 도프트(Doped) 폴리실리콘(13)을 도포한다. 그 후, 제4b도와 같이 그위에 폴리실리콘으로 되는 반구형 입자층(14)을 도포하고 전면에 폴리실리콘과 식각선택비가 큰 물질, 예를 들어 SOG, 폴리마이드, CVD 산화막 또는 질화막등의 평탄화용 절연막(15)을 도포한 후 에치백하여 반구형입자층(14)의 골부분에 평탄화용 절연막(15)이 남도록 한다.
그후, 제4c도에 도시한 바와 같이 반구형 입자층(14)의 골부분에 남은 평탄화용 절연막(15)을 패턴 마스크로 이용하여 반구형 입자층(14)의 산부분을 통해 반구형 입자층(14)과 도프트 폴리실리콘(13)을 일정깊이로 에치백해서 돌기형상으로 만든 다음, 제4d도와 같이 남아 있는 평탄화용 절연막(15)을 제거하고 전면에 유전체막(16), 플레이트 폴리실리콘(17)을 도포하여 커패시터를 형성시키게 된다.
여기서, 유전체막(16)은 일반적인 방법과 같이 NO(Nitride/Oxide)를 사용하여 형성하는데, 돌기형상으로 만든다음, 질화막을 가스상태의 SiH4또는 SiH2cl2와 NH3을 이용한 LPCVD법으로 형성하고, 형성된 질화막을 연산화하여 산화막을 형성한다.
또한 상술한 제4d도의 공정에서 반구형입자층(14)의 산과 골사이의 간격을 조절하기 위하여 산화성 분위기에서 열처리하여 반구형입자층(14)의 표면에 열산화막(도시하지 않음)을 형성한 후, 산화막으로되는 평탄화용 절연막(15)을 도포하고 에치백하여도 좋다. 또한 에칭백공정에 의한 폴리실리콘(13,14)의 표면결합을 보상하기 위해 돌기형상의 폴리실리콘(13,14)이 그 형상을 유지할 수 있을 정도의 일정두께의 또다른 폴리실리콘을 도포한 후 커패시터를 형성하여도 좋음은 물론이다.
더욱이, 제4c도의 공정후 폴리실리콘(13,14)의 식각에 따른 표면의 결함을 제거하기 위해 다음 공정을 추가시킬 수도 있다. 즉, 제5a도에 도시한 바와 같이 산화성 분위기에서 돌기형상의 폴리실리콘(13,14)을 일정량 열처리하여 그 주위를 둘러싼 형태의 열산화막(18)을 형성한다. 이때, 돌기형상의 폴리실리콘(13,14)은 더욱 가늘게 형성된다. 그후, 제5b도에 도시한 바와 같이 열산화막(18)을 제거하고 돌기형상을 유지할 수 있을 정도로 일정두께의 폴리실리콘(19)을 도포한 다음 제4d도의 공정을 진행하는 것이다. 이때, 폴리실리콘(19)은 도프트 폴리실리콘이나 비도프트 폴리실리콘을 사용하여도 좋다. 또한, 일정두께의 폴리실리콘(19)을 도포하지 않은 상태에서 제4d도의 공정을 진행해도 좋음은 물론이다.
또한, 돌기형상의 폴리실리콘의 형성공정에 사용되는 에치백 공정을 용이하게 하기 위해, 예를 들어 고융점금속이나 고융점 금속 화합물을 이용하여 에칭 엔딩 포인트(Etch Ending Point)를 세트시킬 수 있는데, 이것을 제6a-d도를 참조하여 설명한다. 제4도 및 제5도와 동일부호는 동일 재질을 나타낸다.
우선, 제6a도에 도시한 바와 같이 트랜지스터(도시하지 않음)가 형성된 반도체 기판(11)상에 산화막(12)을 도포하고 커패시터 노드 콘택을 형성한 다음 전면에 TiW, Ti/TiN 또는 스퍼터 텅스텐등과 같은 접착층(Glue layer)(20), W,Mo,Mg,Cr,Ti,Co,Ni,Pd,Pt 등과 같은 고융점금속이나 WSi2,MoSi2,MgSi2,CrSi2,TiSi2,CoSi2,NiSi2,PdSi2,PtSi2등과 같은 고융점 금속 화합물로 되는 에치스토퍼(21)를 차례로 형성하고 그위에 도프트 폴리실리콘(13)을 도포한다. 그후, 제6b도와 도프트 폴리실리콘(13)상에 폴리실리콘으로 되는 반구형 입자층(14)을 도포하고 전면에 폴리실리콘과 식각 선택비가 큰물질, 예를 들어 SOG, 폴리마이드, CVD 산화막 또는 질화막등의 평탄화용 절연막(15)을 도포한 후 에치백하여 반구형 입자층(14)의 골부분에 평탄화용 절연막(15)이 남도록 한다.
그후, 제6c도에 도시한 바와 같이 반구형 입자층(14)의 골부분에 남은 평탄화용 절연막(15)을 패턴마스크로 이용하여 반구형 입자층(14)의 산부분을 통해 반구형 입자층(14)과 도프트 폴리실리콘(13)을 에치스토퍼(21)의 표면까지 에치백하여 돌기형상으로 만든다음, 제6d도와 같이 남아있는 평탄화용 절연막(15)을 제거하고 전면에 제4도에서 설명한 바와 같이 유전체막(16), 플레이트 폴리실리콘(17)을 도포하여 커패시터를 형성시키게 된다.
제7a-d도는 제6도의 다른 예로, 그 공정을 설명하면 다음과 같다. 제6도와 동일부호는 동일 재질을 나타낸다.
우선, 제7a도에 도시한 바와 같이 트랜지스터(도시하지 않음)가 형성된 반도체기판(11)상에 산화막(12)을 도포하고 커패시터 노드 콘택을 형성한 다음 전면에 도프트 폴리실리콘(22), 고융점금속이나 고융점 금속 화합물로 되는 에치스토퍼(21)를 차례로 형성하고 그위에 재차 도프트 폴리실리콘(23)을 도포한다. 그 후, 제7b도와 같이 도프트 폴리실리콘(23)상에 반구형 입자층(14)을 도포하고 전면에 절연막(15)을 도포한 후 에치백하여 반구형 입자층(14)의 골부분에 평탄화용 절연막(15)이 남도록 한다.
그후, 제7c도에 도시한 바와 같이 반구형 입자층(14)의 골부분에 남은 평탄화용 절연막(15)을 패턴 마스크로 사용하여 반구형 입자층(14)의 산부분을 통해 반구형 입자층(14)가 도프트 폴리실리콘(23)을 에치스토퍼(21)의 표면까지 에치백하여 돌기형상으로 만든다음, 제7d도와 같이 남아있는 평탄화용 절연막(15)을 제거하고 도프트 폴리실리콘(23)을 마스크로 하여 노출된 에치스토퍼(21)를 제거하거나 또는 제거하지 않은 상태에서 전면에 유전체막(16), 플레이트 폴리실리콘(17)을 도포하여 커패시터를 형성시키게 된다.
제8도에 본 발명의 제2실시예를 적용한 1예에 따른 반도체 메모리 소자의 커패시터 제조공정도로서, 우선 제8a도에 도시한 바와 같이 트랜지스터(도시하지 않음)가 형성된 반도체 기판(11)상에 산화막(12)을 도포하고 커패시터 노드 콘택을 형성한 다음 전면에 도프트 폴리실리콘(24)을 도포하여 플러그를 형성한 후, 제8b도와 같이 전면에 산화막등의 절연막(25)을 도포하고 그 표면에 폴리실리콘으로 되는 반구형 입자층(14)을 도포한다.
그후, 제8c도에 도시한 바와 같이 반구형 입자층(14)의 부분을 패턴마스크로 하여 골부분의 절연막(25)을 도프트 폴리실리콘(24)의 표면까지 에치백하여 돌기형상의 절연막(25)을 형성한 다음, 제8d도와 같이 전면에 돌기형상의 절연막(25)의 골부분이 메워지도록 재차 도프트 폴리실리콘(26)을 도포하고 도프트 폴리실리콘(26)을 에치백하여 돌기형상의 절연막(25)의 표면이 드러나도록 한다.
그후, 제8e도에 도시한 바와 같이 돌기형상의 절연막(25)을 제거하여 도프트 폴리실리콘(25)의 표면이 드러나도록하고 전면에 제4도에서 설명한 바와 같이 유전체막(16), 플레이트 폴리실리콘(17)을 도포하여 커패시터를 형성시키게 된다.
한편, 제8c도의 공정후 다음의 공정을 진행하면 더욱 고용량의 커패시터를 얻을 수 있는데, 이것을 설명하면 다음과 같다. 즉, 제9a도에 도시한 바와 같이 돌기형상의 절연막(25)의 형성후 전면에 도프트 폴리실리콘(27)을 도포하고 이방성 식각하여 돌기형상의 절연막(25)의 상부는 노출되고 그 측면에는 도프트 폴리실리콘(27)으로 된 측벽을 형성시킨다. 그후 제9b도와 같이 폴리실리콘(27)으로 된 측벽사이의 돌기형상의 절연막(25)을 제거하여 도프트 폴리실리콘(24)의 표면이 드러나도록 한 다음, 제9c도와 같이 전면에 유전체막(16), 플레이트 폴리실리콘(17)을 도포하여 커패시터를 형성시키게 된다.
제10a-e도는 본 발명의 제3실시예를 적용한 1예에 따른 반도체 메모리소자의 커패시터 제조공정도로서, 우선 제10a도에 도시한 바와 같이 트랜지스터(도시하지 않음)가 형성된 반도체 기판(11)상에 산화막(12)을 도포하고 커패시터 콘택을 형성한 다음 도프트 폴리실리콘(28)을 도포한 후, 제10b도와 같이 전면에 산화막등의 절연막(29)을 도포하고 그 표면에 폴리실리콘으로 되는 반구형입자층(14)을 도포한다.
그후, 제10c도에 도시한 바와 같이 반구형 입자층(14)의 산부분을 패턴 마스크로 하여 골부분의 절연막(29)을 도프트 폴리실리콘(28)의 표면까지 에치백한 다음, 제10d도와 같이 남아있는 골부분의 절연막(29)을 마스크로 하여 노출된 도프트 폴리실리콘(28)을 일정깊이까지 에치백하여 돌기형상을 만든다.
그다음, 제10e도와 같이 남아있는 절연막(29)을 제거하고 전면에 유전체막(16), 플레이트 폴리실리콘(17)을 도포하여 커패시터를 형성시키게 된다.
한편, 본 발명에 따라 반도체 메모리소자의 커패시터 제조시 커패시터와 커패시터 사이의 격리는 커패시터 형성 후 포토 에칭 공정으로 실시할 수도 있고, 다음과 같은 방법으로 격리할 수 있다. 그 일예로써, 우선 제11도를 참조하여 설명하면 제11a도에 도시한 바와 같이 트랜지스터가 형성되고 배리드 비트라인(36) 및 커패시터 노드 콘택이 형성된 반도체 장치에서 전면에 커패시터 형성을 위해 스토리지 노드 폴리실리콘(38)을 도포하고 각각의 커패시터 영역으로 제한해서 남도록 식각한다. 그후 제1b도와 같이 전면에 질화막(39)을 도포하고 산화막(40)으로 평탄화시킨 다음, 제11c도와 같이 스토리지 노드 폴리실리콘(38)상의 질화막(39)이 노출되도록 에치백한다.
그후, 제11d도에 도시한 바와 같이 노출된 질화막(39)을 제거하여 스토리지 노드 폴리실리콘(38)을 노출시키고 전면에 폴리실리콘으로 되는 반구형 입자층(41)을 도포한 후 그 골부분에 절연막(42)을 메운다음, 제11e도와 같이 반구형 입자층(41)의 골부분의 절연막(42)을 마스크로 해서 반구형 입자층(41)의 산부분과 스토리지 노드 폴리실리콘(38)을 일정깊이로 에치백한다. 이때, 커패시터 격리영역의 산화막(40)은 에치스토퍼로 사용된다.
그후 제11f도에 도시한 바와 같이 남아있는 절연막(42), 산화막(40), 질화막(39)을 제거하고 전면에 유전체막(43), 플레이트 폴리실리콘(44)을 도포하여 커패시터를 형성시키게 된다.
여기서, 제6a-d도 및 제7도 (a)-(d)에 도시한 바와 같이 스토리지 노드 폴리실리콘(38)에 에치 엔딩 포인트를 세트시켜 공정을 진행할 수 있음은 물론이다. 미설명 부호 31은 반도체 기판, 32는 필드산화막, 33은 소오스 및 드레인, 34는 게이트, 35,37은 산화막, 36은 비트라인을 각각 나타낸다.
한편, 제2예를 설명하면 제12a도에 도시한 바와 같이 제11a도와 같은 구조에 제11b도의 질화막(39) 대신에 폴리실리콘(45)을 도포한 후 산화막(40)으로 평탄화시킨 다음, 제2b도와 같이 스토리지 노드 폴리실리콘(38)상의 폴리실리콘(45)의 표면이 노출되도록 산화막(40)을 에치백한다.
그후, 제12c도에 도시한 바와 같이 전면에 폴리실리콘으로 되는 반구형 입자층(41)을 도포한 후 그골부분을 절연막(42)으로 메운다음, 제12d도와 같이 반구형 입자층(41)의 골부분의 절연막(42)을 마스크로 해서 반구형 입자층(41)의 산부분과 폴리실리콘(45) 및 스토리지 노드 폴리실리콘(38)을 일정깊이로 에치백한다. 이때, 커패시터 격리영역의 산화막(40)은 에치스토퍼로 사용된다.
그후, 제12e도와 같이 남아있는 절연막(42), 산화막(40)을 제거하고 마스크 없이 커패시터 격리영역의 산화막(37)의 표면이 노출되도록 폴리실리콘(45)을 에치백한 후 전면에 유전체막(43), 플레이트 폴리실리콘(44)을 도포하여 커패시터를 형성시키게 된다. 여기서도 마찬가지로, 제6a-d도 및 제7a-d도에 도시한 바와 같이 스토리지 노드 폴리실리톤(38)에 에치 엔딩 포인트를 세트시켜 공정을 진행할 수 있음은 당연하다.
또한, 제3예를 설명하면 제13a도에 도시한 바와 같이 트랜지스터가 형성되고 배리드 비트라인(36)이 형성된 전면에 질화막(46)을 도포하고 커패시터 격리영역에만 질화막(46)을 남기도록 식각한 후, 제13b도와 같이 전면에 스토리지 노드 폴리실리콘(38)으로 평탄화시키고 에치백하여 커패시터 격리영역의 질화막(46)의 상부표면을 노출시킨다.
그후, 제13(c)에 도시한 바와 같이 전면에 폴리실리콘으로 되는 반구형 입자층(41)을 도포하고 그 골부분을 절연막(42)으로 메운다음, 제13(d)와 같이 반구형 입자층(41)의 골부분의 절연막(42)을 마스크로 해서 반구형 입자층(41)의 산부분과 스토리지 노드 폴리실리콘(38)을 일정깊이로 에치백한다. 이때, 커패시터 격리영역의 질화막(46)을 에치 스토퍼로 사용된다.
그후, 제13e도에 도시한 바와 같이 남아있는 절연막(42), 질화막(46)을 제거하고 전면에 유전체막(43), 플레이트 폴리실리콘(44)을 도포하여 커패시터를 형성시키게 된다.
여기서도 마찬가지로 제6a-d도 및 제7a-d도에 도시한 바와 같이 스토리지 노드 폴리실리콘(38)에 에치 엔딩포인트를 세트시켜 공정을 진행할 수 있음은 당연하다.
이상 설명한 바와 같이, 본 발명에 따르면, 반구형 입자층을 사용하거나 반구형 입자층의 골부분을 메운 층을 사용하여 패턴 마스크를 얻을 수 있으므로 0.1㎛ 정도의 초미세 패터닝이 가능하며, 또한 반구형 입자층의 산과 골의 평균 크기 및 밀도를 조절할 수 있으므로 패턴사이즈의 조절도 가능하게 된다.
더욱이, 반도체 메모리소자의 커패시터에 적용할 경우 폴리실리콘의 에치백 깊이에 따라 커패시터 노드 표면적을 증대시킬 수 있으며 폴리실리콘의 에치백 정도를 에치 스토퍼를 이용하여 조절 가능하므로 고집적화 추세에 따른 충분한 커패시터 노드 표면적을 확보할 수 있어 차세대의 초고집적 반도체 메모리 소자의 실현이 가능하게 된다.
본 발명의 상기 실시예에 한정되는 것이 아니고 각각의 실시예와 상호 연결해서 사용하여도 좋음은 물론이다.

Claims (36)

  1. (a) 식각될 제1층상에 산과 골을 가지며 상기 제1층과 식각선택비가 큰 반구형 입자층을 형성시키는 공정과, (b) 상기 반구형 입자층의 골부분에 상기 반구형 입자층과 식각 선택비가 큰 제2층을 메우는 공정과, (c) 상기 제2층을 마스크로 해서 상기 반구형 입자층의 산부분을 에치백하여 상기 제1층의 표면이 드러나도록 한 후 계속해서 상기 제1층을 재차 에치백하는 공정으로 이루어진 반도체 장치의 초미세 패터닝 방법.
  2. 제1항에 있어서, 상기 공정(a)은 반구형 입자층의 산과 골 사이를 원하는 간격으로 하기 위해 상기 반구형 입자층의 도포시 타임 콘트롤을 실시함을 특징으로 하는 반도체 장치의 초미세 패터닝 방법.
  3. 제1항 또는 제2항에 있어서, 상기 공정(a)은 반구형 입자층의 산과 골 사이를 원하는 간격으로 하기 위해 상기 반구형 입자층의 도포후 에치백 공정을 포함하는 것을 특징으로 하는 반도체 장치의 초미세 패터닝 방법.
  4. 제1항에 있어서, 상기 공정(b)은 상기 반구형 입자층상에 상기 제2층을 도포하고 상기 반구형 입자층의 골부분에 원하는 마스크 사이즈만 남도록 에치백시키는 공정으로됨을 특징으로 하는 반도체 장치의 초미세 패터닝 방법.
  5. (a) 식각될 제1층상에 산과 골을 가지며 상기 제1층과 식각선택비가 같은 반구형 입자층을 형성시키는 공정과, (b) 상기 반구형 입자층의 골부분에 상기 반구형 입자층과 식각선택비가 큰 제2층을 매우는 공정과, (c) 상기 제2층을 마스크로 해서 상기 반구형 입자층의 산부분과 상기 제1층을 한번에 소정의 깊이로 에치백하는 공정으로 이루어진 반도체 장치의 초미세 패터닝 방법.
  6. 제5항에 있어서, 상기 공정(a)은 반구형 입자층의 산과 골 사이를 원하는 간격으로 하기 위해 상기 반구형 입자층의 도포시 타임 콘트롤을 실시함을 특징으로 하는 반도체 장치의 초미세 패터닝 방법.
  7. 제5항 또는 제6항에 있어서, 상기 공정(a)은 반구형 입자층의 산과 골 사이를 원하는 간격으로 하기 위해 상기 반구형 입자층의 도포 후 에치백공정을 포함하는 것을 특징으로 하는 반도체 장치의 초미세 패터닝 방법.
  8. 제5항에 있어서, 상기 공정(b)은 상기 반구형 입자층상에 상기 제2층을 도포하고 상기 반구형 입자층의 골부분에 원하는 마스크 사이즈만 남도록 에치백시키는 공정으로 됨을 특징으로 하는 초미세 패터닝 방법.
  9. (a) 식각될 제1층상의 표면에 산과 골을 가지며 상기 제1층과 식각선택비가 큰 반구형 입자층을 형성시키는 공정과, (b) 상기 반구형 입자층의 산 부분을 마스크로 하여 골부분의 상기 제1층을 에치백하는 공정으로 이루어진 반도체 장치의 초미세 패터닝 방법.
  10. 제9항에 있어서, 상기 공정(a)은 반구형 입자층의 산과 골 사이를 원하는 간격으로 하기 위해 반구형 입자층의 도포시 타임 콘트롤을 실시함을 특징으로 하는 반도체 장치의 초미세 패터닝 방법.
  11. 제9항 또는 제10항에 있어서, 상기 공정(a)은 반구형 입자층의 산과 골 사이를 원하는 간격으로 하기 위해 반구형 입자층의 도포후 에치백 공정을 포함하는 것을 특징으로 하는 반도체 장치의 초미세 패터닝 방법.
  12. (a) 식각될 제1층상에 상기 제1층과 식각선택비가 큰 제2층을 도포하는 공정과, (b) 상기 제2층의 표면에 산과 골을 가지며 상기 제2층과 식각선택비가 큰 반구형 입자층을 형성시키는 공정과, (c) 상기 반구형 입자층의 산 부분을 마스크로 하여 골 부분의 상기 제2층을 상기 제1층의 표면이 노출되도록 에치백하고 계속해서 상기 제1층을 재차 에치백하는 공정으로 이루어진 반도체 장치의 초미세 패터닝 방법.
  13. 제12항에 있어서, 상기 공정(b)은 반구형 입자층의 산과 골 사이를 원하는 간격으로 하기 위해 상기 반구형 입자층의 도포시 타임 콘트롤을 실시함을 특징으로 하는 반도체 장치의 초미세 패터닝 방법.
  14. 제12항 또는 제13항에 있어서, 상기 공정(b)은 반구형 입자층의 산과 골 사이를 원하는 간격으로 하기 위해 상기 반구형 입자층의 도포후 에치백 공정을 포함하는 것을 특징으로 하는 반도체 장치의 초미세 패터닝 방법.
  15. (a) 트랜지스터가 형성된 반도체 기판상에 커패시터 노드 콘택을 형성한 후 그위에 스토리지 노드 폴리실리콘을 도포하는 공정과, (b) 상기 스토리지 노드 폴리실리콘상에 폴리실리콘으로 되는 반구형 입자층을 도포하고 상기 반구형 입자층의 골 부분에 폴리실리콘과 식각선택비가 큰 평탄화용 절연막을 매우는 공정과, (c) 상기 평탄화용 절연막을 마스크로 해서 상기 반구형 입자층의 산 부분과 그 밑의 상기 스토리지 노드 폴리실리콘을 일정깊이로 에치백하는 공정과, (d) 상기 평탄화용 절연막을 제거하고 전면에 유전체막, 플레이트 폴리실리콘을 도포하는 공정으로 이루어진 돌기형상을 갖는 반도체 메모리소자의 커패시터 제조방법.
  16. 제15항에 있어서, 상기 공정(b)에 평탄화용 절연막으로 산화막을 사용할 경우 상기 반구형 입자층의 산과 골 사이를 원하는 간격으로 하기 위해 그 표면을 산화성 분위기에서 열처리하는 공정을 포함함을 특징으로 하는 돌기형상을 갖는 반도체 메모리소자의 커패시터 제조방법.
  17. 제15항에 있어서, 상기 공정(d)은 상기 평탄화용 절연막의 제거후 상기 스토리지 노드 폴리실리콘의 표면에 그 형상을 유지할 수 있을 정도의 또 다른 폴리실리콘을 도포하는 공정을 포함함을 특징으로 하는 돌기현상을 가는 반도체 메모리 소자의 커패시터 제조방법.
  18. 제17항에 있어서, 상기 공정(d)은 상기 또다른 폴리실리콘의 도포전 상기 스토리지 노드 폴리실리콘의 표면을 일정량 열산화해서 희생산화막을 형성하고 제거하는 공정을 포함함을 특징으로 하는 돌기형상을 갖는 반도체 메모리소자의 커패시터 제조방법.
  19. (a) 트랜지스터가 형성된 반도체 기판상에 커패시터 노드 콘택을 형성한 후 전면에 상기 반도체 기판과 커패시터를 연결시킬 수 있는 에치스토퍼를 형성하고 그 위에 스토리지 노드 폴리실리콘을 도포하는 공정과, (b) 상기 스토리지 노드 폴리실리콘상에 폴리실리콘으로 되는 반구형 입자층을 도포하고 상기 반구형 입자층의 골 부분에 폴리실리콘과 식각 선택비가 큰 평탄화용 절연막을 메우는 공정과, (c) 상기 평탄화용 절연막을 마스크로 해서 상기 반구형 입자층의 산부분과 그밑의 상기 스토리지 노드 폴리실리콘을 상기 에치스토퍼가 노출되도록 에치백하는 공정과, (d) 상기 평탄화용 절연막을 제거하고 전면에 유전체막, 플레이트 폴리실리콘을 도포하는 공정으로 이루어진 돌기형상을 갖는 반도체 메모리소자 커패시터 제조방법.
  20. 제19항에 있어서, 상기 에치스토퍼는 고융점 금속 또는 고융점 금속 화합물인 것을 특징으로 하는 돌기형상을 갖는 반도체 메모리 소자의 커패시터 제조방법.
  21. 제19항 또는 제20항에 있어서, 상기 공정(a)은 상기 에치스토퍼와 반도체기판과의 접촉을 좋게 하기 위하여 그 사이에 접착층을 형성시키는 것을 특징으로 하는 돌기형상을 갖는 반도체 메모리소자의 커패시터 제조방법.
  22. (a) 트랜지스터가 형성된 반도체 기판상에 커패시터 노드 콘택을 형성한 후 전면에 노드 폴리실리콘, 에치스토퍼를 차례로 형성하고 그 위에 스토리지 노드 폴리실리콘을 도포하는 공정과, (b) 상기 스토리지 노드 폴리실리콘상에 폴리실리콘으로 되는 반구형 입자층을 도포하고 상기 반구형 입자층의 골 부분에 폴리실리콘과 식각선택비가 큰 평탄화용 절연막을 메우는 공정과, (c) 상기 평탄화용 절연막을 마스크로 해서 상기 반구형 입자층의 산 부분과 그 밑의 상기 스토리지 노드 폴리실리콘을 상기 에치스토퍼가 노출될 정도로 에치백하는 공정과, (d) 상기 평탄화용 절연막을 제거하고 전면에 유전체막, 플레이트 폴리실리콘을 도포하는 공정으로 이루어진 돌기형상을 갖는 반도체 메모리 소자의 커패시터 제조방법.
  23. 제22항에 있어서, 상기 에치스토퍼를 고융점 금속 또는 고융점 금속 화합물인 것을 특징으로 하는 돌기형상을 갖는 반도체 메모리 소자의 커패시터 제조방법.
  24. 제22항에 있어서, 상기 공정(d)은 노출된 상기 에치스토퍼를 제거하여 노드 폴리실리콘을 노출시키는 공정을 포함함을 특징으로 하는 돌기형상을 갖는 반도체 메모리 소자의 커패시터 제조방법.
  25. (a) 트랜지스터가 형성된 반도체 기판상에 커패시터 노드 콘택을 형성한 후, 그 위에 폴리실리콘으로 된 플러그를 형성하는 공정과, (b) 전면에 절연막을 도포하고 그 표면에 폴리실리콘으로 되는 반구형 입자층을 형성하는 공정과, (c) 상기 반구형 입자층의 산 부분을 마스크로 하여 골부분의 상기 절연막을 상기 폴리실리콘이 노출되도록 에치백하는 공정과, (d) 상기 절연막의 식각된 부분을 또 다른 폴리실리콘으로 메우고 상기 절연막의 상부를 노출시키는 공정과, (e) 상기 절연막을 제거하고 그 위에 유전체, 플레이트 폴리실리콘을 도포하는 공정으로 이루어진 돌기형상을 갖는 반도체 메모리 소자의 커패시터 제조방법.
  26. (a) 트랜지스터가 형성된 반도체 기판상에 커패시터 노드 콘택을 형성한 후 전면에 노드 폴리실리콘, 에치스토퍼를 차례로 형성하고 그 위에 스토리지 노드 폴리실리콘을 도포하는 공정과, (b) 전면에 절연막을 도포하고 그 표면에 폴리실리콘으로 되는 반구형 입자층을 형성하는 공정과, (c) 상기 반구형 입자층의 산 부분을 마스크로 하여 골 부분의 상기 절연막을 상기 폴리실리콘이 노출되도록 에치백하는 공정과, (d) 전면에 또 다른 폴리실리콘을 도포하고 에치백하여 상기 또 다른 폴리실리콘으로 된 측벽을 형성하는 공정과, (e) 상기 측벽 사이의 상기 절연막을 제거하여 상기 폴리실리콘을 노출시킨 후 전면에 유전체, 플레이트 폴리실리콘을 도포하는 공정으로 이루어진 돌기형상을 갖는 반도체 메모리소자의 커패시터 제조방법.
  27. (a) 트랜지스터가 형성된 반도체 기판상에 커패시터 노드 콘택을 형성한 후 전면에 스토리지 노드 폴리실리콘을 도포하는 공정과, (b) 상기 스토리지 노드 폴리실리콘상에 절연막을 도포하고 그 표면에 폴리실리콘으로 되는 반구형 입자층을 형성하는 공정과, (c) 상기 반구형 입자층의 산 부분을 마스크로 하여 골 부분의 상기 절연막을 상기 노드 폴리실리콘이 노출되도록 에치백하는 공정과, (d) 상기 절연막을 마스크로 하여 노출된 상기 스토리지 노드 폴리실리콘을 일정깊이로 에치백하는 공정과, (e) 상기 절연막을 제거하고 전면에 유전체, 플레이트 폴리실리콘을 도포하는 공정으로 이루어진 돌기형상을 갖는 반도체 메모리소자의 커패시터 제조방법.
  28. (a) 트랜지스터, 배리드 비트라인, 커패시터 노드 콘택이 형성된 반도체 소자의 전면에 스토리지 노드 폴리실리콘을 도포하고 각각의 커패시터 영역으로 제한해서 남도록 식각하는 공정과, (b) 전면에 질화막을 도포하고 산화막으로 평탄화시키는 공정과, (c) 상기 스토리지 노드 폴리실리콘상의 상기 질화막이 노출되도록 에치백하는 공정과, (d) 상기 노출된 질화막을 제거하여 상기 스토리지 노드 폴리실리콘을 노출시키고 전면에 폴리실리콘으로 되는 반구형 입자층을 도포한 후 그 골부분에 절연막을 메우는 공정과, (e) 상기 절연막을 마스크로 하여 상기 반구형 입자층의 산 부분과 상기 스토리지 노드 폴리실리콘을 일정깊이로 에치백하는 공정과, (f) 상기 절연막, 상기 산화막, 상기 질화막을 제거하고 전면에 유전체막, 플레이트 폴리실리콘을 도포하는 공정으로 이루어진 반도체 메모리 소자의 제조방법.
  29. 제28항에 있어서, 상기 스토리지 노드 폴리실리콘의 하부에 에치스토퍼를 형성하여 상기 스토리지 노드 폴리실리콘의 에치백 공정을 상기 에치스토퍼까지 실시함을 특징으로 하는 반도체 메모리 소자의 제조방법.
  30. 제28항에 있어서, 상기 스토리지 노드 폴리실리콘을 2층 구조로 하고 그 중앙에 에치스토퍼를 형성하여 상기 스토리지 노드 폴리실리콘의 에치백 공정을 상기 에치스토퍼까지 실시함을 특징으로 하는 반도체 메모리 소자의 제조방법.
  31. (a) 트랜지스터, 배리드 비트라인, 커패시터 노드 콘택이 형성된 반도체 장치의 전면에 스토리지 노드 폴리실리콘을 도포하고 각각의 커패시터 영역으로 제한해서 남도록 식각하는 공정과, (b) 전면에 폴리실리콘을 도포하고 그 위에 산화막으로 평탄화시키는 공정과, (c) 상기 스토리지 노드 폴리실리콘상의 상기 폴리실리콘의 표면이 노출되도록 상기 산화막을 에치백하는 공정과, (d) 전면에 폴리실리콘으로 되는 반구형 입자층을 도포하고 그 골부분에 절연막을 메우는 공정과, (e) 상기 절연막을 마스크로 하여 상기 반구형 입자층의 산 부분과 상기 폴리실리콘 및 상기 스토리지 노드 폴리실리콘을 일정깊이로 에치백하는 공정과, (f) 남아있는 상기 절연막, 상기 산화막을 제거하고 마스크없이 커패시터 격리영역의 산화막의 표면이 노출되도록 폴리실리콘을 에치백 한 후 전면에 유전체막, 플레이트 폴리실리콘을 도포하는 공정으로 이루어진 반도체 메모리 소자의 제조방법.
  32. 제31항에 있어서, 상기 스토리지 노드 폴리실리콘의 하부에 에치스토퍼를 형성하여 상기 스토리지 노드 폴리실리콘의 에치백공정을 상기 에치스토퍼까지 실시함을 특징으로 하는 반도체 메모리 소자의 제조방법.
  33. 제31항에 있어서, 상기 스토리지 노드 폴리실리콘을 2층 구조로 하고 그 중앙에 에치스토퍼를 형성하여 상기 스토리지 노드 폴리실리콘의 에치백공정을 상기 에치스토퍼까지 실시함을 특징으로 하는 반도체 메모리 소자의 제조방법.
  34. (a) 트랜지스터, 배리드 비트라인, 커패시터 노드 콘택이 형성된 반도체 장치의 전면에 질화막을 도포하고 커패시터 격리영역에만 상기 질화막이 남도록 식각하는 공정과, (b) 전면에 스토리지 노드 폴리실리콘으로 평탄화시키고 상기 커패시터 격리영역의 상기 질화막의 상부 표면이 노출되도록 상기 스토리지 노드 폴리실리콘을 에치백하는 공정과, (c) 전면에 폴리실리콘으로 되는 반구형 입자층을 도포하고 그 골부분에 절연막을 메우는 공정과, (d) 상기 절연막을 마스크로 하여 상기 반구형 입자층의 산 부분과 상기 스토리지 노드 폴리실리콘을 일정깊이로 에치백하는 공정과, (e) 남아있는 상기 절연막, 상기 질화막을 제거하고 전면에 유전체막, 플레이트 폴리실리콘을 도포하는 공정으로 이루어진 반도체 메모리 소자의 제조방법.
  35. 제34항에 있어서, 상기 스토리지 노드 폴리실리콘의 하부에 에치스토퍼를 형성하여 상기 스토리지 노드 폴리실리콘의 에치백 공정을 상기 에치스토퍼까지 실시함을 특징으로 하는 반도체 메모리 소자의 제조방법.
  36. 제34항에 있어서, 상기 스토리지 노드 폴리실리콘을 2층 구조로 하고 그 중앙에 에치스토퍼를 형성하여 상기 스토리지 노드 폴리실리콘의 에치백 공정을 상기 에치스토퍼까지 실시함을 특징으로 하는 반도체 메모리 소자의 제조방법.
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