JP3141010B2 - メモリ・セルの製造方法 - Google Patents
メモリ・セルの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/05—Making the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）の製造
方法に関するものであり、特に、チャネル長の減少に付
随する問題なく、ＤＲＡＭセルを小型化するための連続
した工程に関するものである。
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）の製造
方法に関するものであり、特に、チャネル長の減少に付
随する問題なく、ＤＲＡＭセルを小型化するための連続
した工程に関するものである。
【０００２】
【従来の技術】半導体装置の製造は、コンピュータ支援
設計（ＣＡＤ）で作成したパターンの、装置基板表面へ
の正確な複写に依存する。この複写工程は、通常光学的
リソグラフィを使用して行った後、各種のサブトラクテ
ィブ（エッチング）、アディティブ（堆積）、および材
料の変性（たとえば酸化、イオン注入等）処理により行
われる。通常光学的リソグラフィによりパターニングで
は、コンピュータで作成したパターンを金属層にエッチ
ングした拡大した像を含む、フォトマスクと呼ばれる金
属をコーティングした石英板を照射する。この照射され
た像を実寸に縮小し、パターニングして、装置の基板上
に感光性皮膜を形成する。
設計（ＣＡＤ）で作成したパターンの、装置基板表面へ
の正確な複写に依存する。この複写工程は、通常光学的
リソグラフィを使用して行った後、各種のサブトラクテ
ィブ（エッチング）、アディティブ（堆積）、および材
料の変性（たとえば酸化、イオン注入等）処理により行
われる。通常光学的リソグラフィによりパターニングで
は、コンピュータで作成したパターンを金属層にエッチ
ングした拡大した像を含む、フォトマスクと呼ばれる金
属をコーティングした石英板を照射する。この照射され
た像を実寸に縮小し、パターニングして、装置の基板上
に感光性皮膜を形成する。
【０００３】必要な密度を得るため、１ギガビット時代
のＤＲＡＭは、リソグラフィによるフィーチャ寸法の、
約８倍の面積を有するセルを必要とする。従来の面積で
８倍のビット線を有するＤＲＡＭセル（eight square f
olded bit line DRAM cell）は、リソグラフィによるフ
ィーチャ１個の長さの、転写装置のチャネル長を必要と
する。しかし、この小型化により、望ましくない転写装
置のチャネル長も減少させる。
のＤＲＡＭは、リソグラフィによるフィーチャ寸法の、
約８倍の面積を有するセルを必要とする。従来の面積で
８倍のビット線を有するＤＲＡＭセル（eight square f
olded bit line DRAM cell）は、リソグラフィによるフ
ィーチャ１個の長さの、転写装置のチャネル長を必要と
する。しかし、この小型化により、望ましくない転写装
置のチャネル長も減少させる。
【０００４】
【発明が解決しようとする課題】したがって、本発明の
目的は、転写装置のチャネル長を、リソグラフィによる
フィーチャ２個の長さにする、面積で８倍のビット線を
有するＤＲＡＭセルを提供することにある。本発明によ
れば、チャネル長の減少に付随する問題なく、ＤＲＡＭ
セルを小型化することができる。
目的は、転写装置のチャネル長を、リソグラフィによる
フィーチャ２個の長さにする、面積で８倍のビット線を
有するＤＲＡＭセルを提供することにある。本発明によ
れば、チャネル長の減少に付随する問題なく、ＤＲＡＭ
セルを小型化することができる。
【０００５】
【課題を解決するための手段】本発明によれば、転写装
置のチャネル長を、リソグラフィによるフィーチャ２個
の長さにする、面積で８倍のビット線を有するＤＲＡＭ
セルが提供される。この方法は、スペーサにより画定さ
れたフィーチャのない従来の加工技術を使用し、従来の
構造を使用する。
置のチャネル長を、リソグラフィによるフィーチャ２個
の長さにする、面積で８倍のビット線を有するＤＲＡＭ
セルが提供される。この方法は、スペーサにより画定さ
れたフィーチャのない従来の加工技術を使用し、従来の
構造を使用する。
【０００６】本発明の連続工程では、深いトレンチ（Ｄ
Ｔ）の加工を行った後、ＳｉＯ2などの絶縁体の付着、
平坦化、およびパッド・ストライプの付着を行う。次
に、浅いトレンチの分離を行う。その後、ポリシリコン
などのゲート導体を付着させる。この構造をＳＴＩマス
クと反応性イオン・エッチングを使用してエッチングす
る。薄い絶縁体を付着させ、ゲート接点エクステンショ
ン・マスクを用いて、構造を再びエッチングする。次に
ゲート導体を付着させる。最終エッチングを行った後、
配線を追加することができる。
Ｔ）の加工を行った後、ＳｉＯ2などの絶縁体の付着、
平坦化、およびパッド・ストライプの付着を行う。次
に、浅いトレンチの分離を行う。その後、ポリシリコン
などのゲート導体を付着させる。この構造をＳＴＩマス
クと反応性イオン・エッチングを使用してエッチングす
る。薄い絶縁体を付着させ、ゲート接点エクステンショ
ン・マスクを用いて、構造を再びエッチングする。次に
ゲート導体を付着させる。最終エッチングを行った後、
配線を追加することができる。
【０００７】本発明の代替連続工程では、深いトレンチ
（ＤＴ）の加工を行った後、ＳｉＯ 2などの絶縁体の付
着、平坦化、およびパッド・ストリップの付着を行う。
次に、浅いトレンチの分離を行う。その後、ポリシリコ
ンまたはポリシリコン／ケイ化物などのゲート導体を付
着させる。次に薄い絶縁体を付着させる。この構造をＳ
ＴＩマスクと反応性イオン・エッチングを使用してエッ
チングする。薄い絶縁体を付着させ、ゲート・ポリシリ
コン接点エクステンション・マスクを用いて、構造を再
びエッチングする。次にゲート導体を付着させる。最終
エッチングを行った後、配線を追加することができる。
（ＤＴ）の加工を行った後、ＳｉＯ 2などの絶縁体の付
着、平坦化、およびパッド・ストリップの付着を行う。
次に、浅いトレンチの分離を行う。その後、ポリシリコ
ンまたはポリシリコン／ケイ化物などのゲート導体を付
着させる。次に薄い絶縁体を付着させる。この構造をＳ
ＴＩマスクと反応性イオン・エッチングを使用してエッ
チングする。薄い絶縁体を付着させ、ゲート・ポリシリ
コン接点エクステンション・マスクを用いて、構造を再
びエッチングする。次にゲート導体を付着させる。最終
エッチングを行った後、配線を追加することができる。
【０００８】本発明によるさらに代替の連続工程では、
深いトレンチ（ＤＴ）の加工を行った後、ＳｉＯ2など
の絶縁体の付着、平坦化、およびパッド・ストリップの
付着を行う。次に、浅いトレンチの分離を行う。その
後、ポリシリコンまたはポリシリコン／ケイ化物などの
ゲート導体およびパッドを付着させる。この構造をＳＴ
Ｉマスクと反応性イオン・エッチングを使用してエッチ
ングする。薄い絶縁体を付着させ、ゲート・ポリシリコ
ン接点エクステンション・マスクを用いて、構造を再び
エッチングする。次にゲート導体を付着させる。最終エ
ッチングを行った後、配線を追加することができる。
深いトレンチ（ＤＴ）の加工を行った後、ＳｉＯ2など
の絶縁体の付着、平坦化、およびパッド・ストリップの
付着を行う。次に、浅いトレンチの分離を行う。その
後、ポリシリコンまたはポリシリコン／ケイ化物などの
ゲート導体およびパッドを付着させる。この構造をＳＴ
Ｉマスクと反応性イオン・エッチングを使用してエッチ
ングする。薄い絶縁体を付着させ、ゲート・ポリシリコ
ン接点エクステンション・マスクを用いて、構造を再び
エッチングする。次にゲート導体を付着させる。最終エ
ッチングを行った後、配線を追加することができる。
【０００９】本発明のさらに他の目的および利点は、当
業者には下記の詳細説明により容易に明らかになる。下
記の詳細説明では、本発明を実施するための最良のモー
ドについての説明を行うため、本発明の好ましい実施例
についてのみ示され、記載されている。理解されるよう
に、本発明は他の、異なる実施例についても可能であ
り、いくつかの詳細は、本発明から逸脱することなく、
各種の明白な態様について変更が可能である。したがっ
て、記載されたものは本質的に説明のためであり、本発
明を限定するものではないと考えるべきである。
業者には下記の詳細説明により容易に明らかになる。下
記の詳細説明では、本発明を実施するための最良のモー
ドについての説明を行うため、本発明の好ましい実施例
についてのみ示され、記載されている。理解されるよう
に、本発明は他の、異なる実施例についても可能であ
り、いくつかの詳細は、本発明から逸脱することなく、
各種の明白な態様について変更が可能である。したがっ
て、記載されたものは本質的に説明のためであり、本発
明を限定するものではないと考えるべきである。
【００１０】
【発明の実施の形態】下記に、本発明の工程の概要を、
順序を追って示す。イオン注入用マスクなど、本発明の
実施には重要でない一部の工程については省略されてい
るが、これらは必要であれば挿入することができる。
順序を追って示す。イオン注入用マスクなど、本発明の
実施には重要でない一部の工程については省略されてい
るが、これらは必要であれば挿入することができる。
【００１１】図、特に図１を参照すると、本発明の工程
を示すフローチャートが示されている。ブロック１で
は、セルが深いトレンチ（ＤＴ）加工される。これは、
Ｎ型およびＰ型ウェルを形成した後、研磨ストップとし
て窒化シリコンなどの保護層を付着することにより行
う。トレンチ・キャパシタは、基板をエッチングして深
いトレンチを形成し、このトレンチの表面に沿って絶縁
体を形成することにより形成される。トレンチは、ドー
ピングしたポリシリコンを充填する。ポリシリコンを第
１のレベルまで掘り下げ、絶縁カラーを付着し、エッチ
ングを行う。導電性ポリシリコンまたはポリシリコン／
ケイ化物を第１のレベル上に付着し、レベルを掘り下げ
る。レベルを掘り下げるには、表面以下にポリシリコン
をエッチバックして、ストラップを形成させる。
を示すフローチャートが示されている。ブロック１で
は、セルが深いトレンチ（ＤＴ）加工される。これは、
Ｎ型およびＰ型ウェルを形成した後、研磨ストップとし
て窒化シリコンなどの保護層を付着することにより行
う。トレンチ・キャパシタは、基板をエッチングして深
いトレンチを形成し、このトレンチの表面に沿って絶縁
体を形成することにより形成される。トレンチは、ドー
ピングしたポリシリコンを充填する。ポリシリコンを第
１のレベルまで掘り下げ、絶縁カラーを付着し、エッチ
ングを行う。導電性ポリシリコンまたはポリシリコン／
ケイ化物を第１のレベル上に付着し、レベルを掘り下げ
る。レベルを掘り下げるには、表面以下にポリシリコン
をエッチバックして、ストラップを形成させる。
【００１２】この第１の工程後の構造を図２に示す。図
２では、深いトレンチを加工した後の、セルの構造が示
されている。周辺領域１１およびアレイ領域１２の両方
が示されている。アレイ領域１２では、Ｐ型ウェル１３
と、Ｎ＋型埋込プレート１４がトレンチ１５を包囲して
いる。Ｐ型ウェル１３上にパッド１６が付着している。
トレンチ１５内に、ノード誘電体１７と、ポリシリコン
充填物１８が付着している。カラー１９と第２のポリシ
リコン充填物２０がトレンチ１５の次の領域を充填して
いる。ストラップ・ポリシリコン２１が、トレンチ１５
の上層に付着している。
２では、深いトレンチを加工した後の、セルの構造が示
されている。周辺領域１１およびアレイ領域１２の両方
が示されている。アレイ領域１２では、Ｐ型ウェル１３
と、Ｎ＋型埋込プレート１４がトレンチ１５を包囲して
いる。Ｐ型ウェル１３上にパッド１６が付着している。
トレンチ１５内に、ノード誘電体１７と、ポリシリコン
充填物１８が付着している。カラー１９と第２のポリシ
リコン充填物２０がトレンチ１５の次の領域を充填して
いる。ストラップ・ポリシリコン２１が、トレンチ１５
の上層に付着している。
【００１３】図１に戻って、次に、ブロック２に示すよ
うに、ＳｉＯ２などの絶縁層によるトレンチ・キャップ
の付着と、平坦化、およびパッド・ストリップの除去を
行う。この工程後の構造を図３に示す。図３では、Ｓｉ
Ｏ２などのトレンチ・キャップ２２が、トレンチ１５の
ポリシリコン２１上に付着している。トレンチ・キャッ
プ２２を付着させた後、トレンチ・キャップ２２が平坦
化され、パッド１６が除去される。次いで、浅いトレン
チ分離マスクを用いてセルをエッチングし、図１の工程
３でＳｉＯ２などの絶縁体で充填し、図４に示すよう
に、トレンチ１５の一部に重なり、基板の上面よりも突
出する上面を有する浅いトレンチ絶縁領域（ＳＴＩ）２
６を形成する。
うに、ＳｉＯ２などの絶縁層によるトレンチ・キャップ
の付着と、平坦化、およびパッド・ストリップの除去を
行う。この工程後の構造を図３に示す。図３では、Ｓｉ
Ｏ２などのトレンチ・キャップ２２が、トレンチ１５の
ポリシリコン２１上に付着している。トレンチ・キャッ
プ２２を付着させた後、トレンチ・キャップ２２が平坦
化され、パッド１６が除去される。次いで、浅いトレン
チ分離マスクを用いてセルをエッチングし、図１の工程
３でＳｉＯ２などの絶縁体で充填し、図４に示すよう
に、トレンチ１５の一部に重なり、基板の上面よりも突
出する上面を有する浅いトレンチ絶縁領域（ＳＴＩ）２
６を形成する。
【００１４】図１のブロック４に示す第４の工程では、
ＳｉＯ２、窒化シリコン、または酸窒化シリコンなどの
ゲート絶縁体、ゲート・ポリシリコンなどのゲート導
体、および絶縁体パッドを付着させる。パッド２５は任
意であり、この段階でマスキングの目的には必要ない。
パッド２５を使用する場合、その厚みは約２０００Åな
いし約１０，０００Åとする。代表的な絶縁体パッドの
材料は二酸化シリコンである。図４で、ＳｉＯ２などの
ゲート絶縁体２３と、ゲート・ポリシリコン即ち第１の
ゲート導体層２４が付着している。必要があれば、新し
いパッド２５で構造全体を被覆する。図１のブロック５
に示す第５の工程では、修正ＳＴＩマスクと反応性イオ
ン・エッチングを用いてゲート絶縁体２３上で修正する
ように第１のポリシリコン２４をエッチングして、これ
により図４及び図５に示すように、ゲート・ポリシリコ
ン即ち第１のゲート導体層２４の厚さを減らしてゲート
を画定する。パッド２５を使用した場合は、ストリッピ
ングによりそれを除去する。この結果を図５に示す。
ＳｉＯ２、窒化シリコン、または酸窒化シリコンなどの
ゲート絶縁体、ゲート・ポリシリコンなどのゲート導
体、および絶縁体パッドを付着させる。パッド２５は任
意であり、この段階でマスキングの目的には必要ない。
パッド２５を使用する場合、その厚みは約２０００Åな
いし約１０，０００Åとする。代表的な絶縁体パッドの
材料は二酸化シリコンである。図４で、ＳｉＯ２などの
ゲート絶縁体２３と、ゲート・ポリシリコン即ち第１の
ゲート導体層２４が付着している。必要があれば、新し
いパッド２５で構造全体を被覆する。図１のブロック５
に示す第５の工程では、修正ＳＴＩマスクと反応性イオ
ン・エッチングを用いてゲート絶縁体２３上で修正する
ように第１のポリシリコン２４をエッチングして、これ
により図４及び図５に示すように、ゲート・ポリシリコ
ン即ち第１のゲート導体層２４の厚さを減らしてゲート
を画定する。パッド２５を使用した場合は、ストリッピ
ングによりそれを除去する。この結果を図５に示す。
【００１５】図１のブロック６に示す工程では、厚みが
通常約１０ないし７０ｎｍの薄い絶縁体（５０ｎｍのＳ
ｉＯ2など）を付着させ、ゲート・ポリシリコン接点
（ＧＰＣ）（ゲート延長部）を用いて反応性イオン・エ
ッチング（ＲＩＥ）によりエッチングする。図６では、
薄い絶縁体２８が付着し、エッチングされている。ＧＰ
Ｃマスクは、周辺領域から薄い絶縁体２８が完全に除去
され、標準のＣＭＯＳ構造が形成されるように設計され
ている。アレイでは、ＧＰＣマスクは、１縁当たりリソ
グラフィ・フィーチャ約２個の、ビット線接点となると
ころを中心とする正方形の領域から、絶縁体２８が完全
に除去されるように設計されている。
通常約１０ないし７０ｎｍの薄い絶縁体（５０ｎｍのＳ
ｉＯ2など）を付着させ、ゲート・ポリシリコン接点
（ＧＰＣ）（ゲート延長部）を用いて反応性イオン・エ
ッチング（ＲＩＥ）によりエッチングする。図６では、
薄い絶縁体２８が付着し、エッチングされている。ＧＰ
Ｃマスクは、周辺領域から薄い絶縁体２８が完全に除去
され、標準のＣＭＯＳ構造が形成されるように設計され
ている。アレイでは、ＧＰＣマスクは、１縁当たりリソ
グラフィ・フィーチャ約２個の、ビット線接点となると
ころを中心とする正方形の領域から、絶縁体２８が完全
に除去されるように設計されている。
【００１６】図１のブロック７に示す第７の工程では、
ゲート導体（ＧＣ、ポリシリコン、すなわちＷＳｉｘ）
およびＧＣキャップ（たとえばＳｉ３Ｎ４）を付着させ
る。この第７の工程を図７に示す。ゲート導体即ち第２
のゲート導体層２９およびゲート導体キャップ３０が付
着している。この段階ではアレイの表面はほぼ薄い絶縁
体２８の厚み（３０ｎｍ）だけ、周辺領域の表面より高
い。この厚みは、後の加工が困難にならない程度に薄く
選定される。
ゲート導体（ＧＣ、ポリシリコン、すなわちＷＳｉｘ）
およびＧＣキャップ（たとえばＳｉ３Ｎ４）を付着させ
る。この第７の工程を図７に示す。ゲート導体即ち第２
のゲート導体層２９およびゲート導体キャップ３０が付
着している。この段階ではアレイの表面はほぼ薄い絶縁
体２８の厚み（３０ｎｍ）だけ、周辺領域の表面より高
い。この厚みは、後の加工が困難にならない程度に薄く
選定される。
【００１７】図１のブロック８に示す第８の工程では、
ＧＣマスクとＲＩＥを用いてゲート導体をエッチングす
る。これを図８に示す。まず、ゲート導体キャップ３０
を、ＧＣマスクを使用してエッチングする。次に、マス
キング・フォトレジストを除去し、ゲート導体２９およ
びゲート・ポリシリコン２４を、Ｓｉ3Ｎ4とＳｉＯ2と
を選択的にエッチングする。構造の各領域で、このエッ
チングは、ゲート・キャップ３０、ゲート絶縁体２３、
薄い絶縁体２８、またはＳＴＩ充填物２６で止まる。
ＧＣマスクとＲＩＥを用いてゲート導体をエッチングす
る。これを図８に示す。まず、ゲート導体キャップ３０
を、ＧＣマスクを使用してエッチングする。次に、マス
キング・フォトレジストを除去し、ゲート導体２９およ
びゲート・ポリシリコン２４を、Ｓｉ3Ｎ4とＳｉＯ2と
を選択的にエッチングする。構造の各領域で、このエッ
チングは、ゲート・キャップ３０、ゲート絶縁体２３、
薄い絶縁体２８、またはＳＴＩ充填物２６で止まる。
【００１８】ブロック９に示す最終の工程では、スペー
サ、結合部、パッシベーション、および接点が追加され
る。これを図９に示す。ＳｉＯ2／Ｓｉ3Ｎ4などのスペ
ーサ３３をゲートの側壁上に構築する。ソース／ドレイ
ン拡散領域３２を、イオン注入／拡散により形成する。
パッシベーション／エッチ・ストップ層（たとえばＳｉ
3Ｎ4）３６および第１の絶縁体（たとえばＳｉＯ2）３
５を付着させる。この第１の絶縁体３５をエッチングし
てパッシベーション／エッチ・ストップ層３６で止める
ことにより、ビット線接点の開口を形成する。次にこの
パッシベーション／エッチ・ストップ層をエッチングし
て、ビット線接点拡散３２に接触させ、ビット線接点の
開口中に側壁の追加的スペーサ３４を残す。
サ、結合部、パッシベーション、および接点が追加され
る。これを図９に示す。ＳｉＯ2／Ｓｉ3Ｎ4などのスペ
ーサ３３をゲートの側壁上に構築する。ソース／ドレイ
ン拡散領域３２を、イオン注入／拡散により形成する。
パッシベーション／エッチ・ストップ層（たとえばＳｉ
3Ｎ4）３６および第１の絶縁体（たとえばＳｉＯ2）３
５を付着させる。この第１の絶縁体３５をエッチングし
てパッシベーション／エッチ・ストップ層３６で止める
ことにより、ビット線接点の開口を形成する。次にこの
パッシベーション／エッチ・ストップ層をエッチングし
て、ビット線接点拡散３２に接触させ、ビット線接点の
開口中に側壁の追加的スペーサ３４を残す。
【００１９】本発明の利点には、周知の、制御しやすい
リソグラフィおよび反応性イオン・エッチングによるゲ
ートの画定、ならびに付着によるゲート・ポリシリコン
の厚みの画定がある。これらの特長は、米国特許第５６
１４４３１号明細書に開示されたものを含む、従来の技
術より利点がある。たとえば、米国特許第５６１４４３
１号明細書の第４の実施例では、ゲート・ポリシリコン
を平坦化するために、本発明よりかなり厚いＳＴＩ酸化
物を必要とする。本発明では、ＳＴＩ、ゲート導体、お
よびゲート・ポリシリコンを画定するためにリソグラフ
ィを使用する。また、参照した第４の実施例では、ゲー
ト・ポリシリコンの厚みはＳＴＩの平坦化およびゲート
・ポリシリコンの平坦化工程により画定される。これら
の平坦化工程では、ゲートに残留物、掻き傷などの欠陥
がさらに生じる可能性がある。これらの欠陥は、ゲート
の性能に悪影響を与えることになる。
リソグラフィおよび反応性イオン・エッチングによるゲ
ートの画定、ならびに付着によるゲート・ポリシリコン
の厚みの画定がある。これらの特長は、米国特許第５６
１４４３１号明細書に開示されたものを含む、従来の技
術より利点がある。たとえば、米国特許第５６１４４３
１号明細書の第４の実施例では、ゲート・ポリシリコン
を平坦化するために、本発明よりかなり厚いＳＴＩ酸化
物を必要とする。本発明では、ＳＴＩ、ゲート導体、お
よびゲート・ポリシリコンを画定するためにリソグラフ
ィを使用する。また、参照した第４の実施例では、ゲー
ト・ポリシリコンの厚みはＳＴＩの平坦化およびゲート
・ポリシリコンの平坦化工程により画定される。これら
の平坦化工程では、ゲートに残留物、掻き傷などの欠陥
がさらに生じる可能性がある。これらの欠陥は、ゲート
の性能に悪影響を与えることになる。
【００２０】本発明による代替方法では、工程順の第３
の工程までは上述のものと同一である。第４の工程で、
パッド２５を使用せず、その代わりに薄い絶縁体２８
を、図１のブロック６で示す工程のように後で付着させ
るのではなく、ゲート導体２４を付着させた直後に付着
させる。その後工程は上述したものと同じ順序で続ける
が、薄い絶縁体２８はすでに前の工程で形成しているた
め、ブロック６で付着させる必要はない。
の工程までは上述のものと同一である。第４の工程で、
パッド２５を使用せず、その代わりに薄い絶縁体２８
を、図１のブロック６で示す工程のように後で付着させ
るのではなく、ゲート導体２４を付着させた直後に付着
させる。その後工程は上述したものと同じ順序で続ける
が、薄い絶縁体２８はすでに前の工程で形成しているた
め、ブロック６で付着させる必要はない。
【００２１】本発明は、従来の技術による方法よりも容
易で、制御しやすい工程を提供し、しかもゲートおよび
ポリシリコンの厚みが確実に画定される。
易で、制御しやすい工程を提供し、しかもゲートおよび
ポリシリコンの厚みが確実に画定される。
【００２２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２３】（１）（イ）ソース又はドレイン領域形成
用のウェルを基板に形成するステップと、 （ロ）上記ウェルにトレンチを形成するステップと、 （ハ）上記トレンチ内にトレンチ・キャパシタを形成
し、該トレンチ・キャパシタの上部にストラップを形成
し、上記トレンチ内のうち上記ストラップの上側に絶縁
トレンチ・キャップを形成するステップと、 （ニ）上記トレンチの一部に重なり、上記基板の上面よ
りも突出している上面を有するトレンチ絶縁領域を形成
するステップと、 （ホ）上記ウェル、上記絶縁トレンチ・キャップ及び上
記トレンチ絶縁領域の上に、ゲート絶縁層及び第１のゲ
ート導体層を形成するステップと、 （ヘ）上記第１のゲート導体層の厚さを反応性イオン・
エッチングにより減らしてゲート導体を画定するステッ
プと、 （ト）上記トレンチ絶縁領域から上記ウェルの上側まで
延びる絶縁層を上記第１のゲート導体層及び上記トレン
チ絶縁領域の上に形成するステップと、 （チ）上記第１のゲート導体層及び上記ウェルの上側ま
で延びる絶縁層の上に第２のゲート導体層及びゲート導
体キャップ層を形成するステップとを含む、メモリ・セ
ルの製造方法。 （２）上記第１のゲート導体層が、導電性ポリシリコン
または導電性ポリシリコン／ケイ化物で形成される、上
記（１）に記載のメモリ・セルの製造方法。 （３）上記絶縁トレンチ・キャップが、二酸化シリコン
で形成される、上記（１）に記載のメモリ・セルの製造
方法。 （４）上記ウェルの上側まで延びる絶縁層が、二酸化シ
リコンで形成される、上記（１）に記載のメモリ・セル
の製造方法。 （５）上記ゲート導体キャップ層が、窒化シリコンで形
成される、上記（１）に記載のメモリ・セルの製造方
法。 （６）上記ステップ（チ）の後に、上記ウェルのうち、
上記ソース又はドレイン領域を形成する部分を露出する
開口を、上記ゲート導体キャップ層、上記第２のゲート
導体層、上記第１のゲート導体層及び上記ゲート絶縁層
に設け、該開口を介して上記ソース又はドレイン領域を
形成するステップを含む、上記（１）に記載のメモリ・
セルの製造方法。 （７）上記ステップ（ホ）は、上記ウェル、上記絶縁ト
レンチ・キャップ及び上記トレンチ絶縁領域の上に、ゲ
ート絶縁層、第１のゲート導体層及び絶縁体パッドを形
成し、そして上記ステップ（ヘ）は、上記絶縁体パッド
を除去し、上記第１のゲート導体層の厚さを反応性イオ
ン・エッチングにより減らしてゲート導体を画定する、
上記（１）に記載のメモリ・セルの製造方法。 （８）（ａ）ソース又はドレイン領域形成用のウェルを
基板に形成するステップと、 （ｂ）上記ウェルにトレンチを形成するステップと、 （ｃ）上記トレンチ内にトレンチ・キャパシタを形成
し、該トレンチ・キャパシタの上部にストラップを形成
し、上記トレンチ内のうち上記ストラップの上側に絶縁
トレンチ・キャップを形成するステップと、 （ｄ）上記トレンチの一部に重なり、上記基板の上面よ
りも突出している上面を有するトレンチ絶縁領域を形成
するステップと、 （ｅ）上記ウェル、上記絶縁トレンチ・キャップ及び上
記トレンチ絶縁領域の上に、ゲート絶縁層及び第１のゲ
ート導体層を形成するステップと、 （ｆ）上記トレンチ絶縁領域の上側から上記ウェルの上
側まで延びる絶縁層を上記第１のゲート導体層の上に形
成するステップと、 （ｇ）上記第１のゲート導体層の厚さを反応性イオン・
エッチングにより減らしてゲート導体を画定するステッ
プと、 （ｈ）上記第１のゲート導体層及び上記ウェルの上側ま
で延びる絶縁層の上に第２のゲート導体層及びゲート導
体キャップ層を形成するステップとを含む、メモリ・セ
ルの製造方法。 （９）上記第１のゲート導体層が、導電性ポリシリコン
または導電性ポリシリコン／ケイ化物で形成される、上
記（８）に記載のメモリ・セルの製造方法。 （１０）上記絶縁トレンチ・キャップが、二酸化シリコ
ンで形成される、上記（８）に記載のメモリ・セルの製
造方法。 （１１）上記ウェルの上側まで延びる絶縁層が、二酸化
シリコンで形成される、上記（８）に記載のメモリ・セ
ルの製造方法。 （１２）上記ゲート導体キャップ層が、窒化シリコンで
形成される、上記（８）に記載のメモリ・セルの製造方
法。 （１３）上記ステップ（ｈ）の後に、上記ウェルのう
ち、上記ソース又はドレイン領域を形成する部分を露出
する開口を、上記ウェルの上側まで延びる絶縁層から離
れた位置で、上記ゲート導体キャップ層、上記第２のゲ
ート導体層、上記第１のゲート導体層及び上記ゲート絶
縁層に設け、該開口を介して上記ソース又はドレイン領
域を形成するステップを含む、上記（８）に記載のメモ
リ・セルの製造方法。
用のウェルを基板に形成するステップと、 （ロ）上記ウェルにトレンチを形成するステップと、 （ハ）上記トレンチ内にトレンチ・キャパシタを形成
し、該トレンチ・キャパシタの上部にストラップを形成
し、上記トレンチ内のうち上記ストラップの上側に絶縁
トレンチ・キャップを形成するステップと、 （ニ）上記トレンチの一部に重なり、上記基板の上面よ
りも突出している上面を有するトレンチ絶縁領域を形成
するステップと、 （ホ）上記ウェル、上記絶縁トレンチ・キャップ及び上
記トレンチ絶縁領域の上に、ゲート絶縁層及び第１のゲ
ート導体層を形成するステップと、 （ヘ）上記第１のゲート導体層の厚さを反応性イオン・
エッチングにより減らしてゲート導体を画定するステッ
プと、 （ト）上記トレンチ絶縁領域から上記ウェルの上側まで
延びる絶縁層を上記第１のゲート導体層及び上記トレン
チ絶縁領域の上に形成するステップと、 （チ）上記第１のゲート導体層及び上記ウェルの上側ま
で延びる絶縁層の上に第２のゲート導体層及びゲート導
体キャップ層を形成するステップとを含む、メモリ・セ
ルの製造方法。 （２）上記第１のゲート導体層が、導電性ポリシリコン
または導電性ポリシリコン／ケイ化物で形成される、上
記（１）に記載のメモリ・セルの製造方法。 （３）上記絶縁トレンチ・キャップが、二酸化シリコン
で形成される、上記（１）に記載のメモリ・セルの製造
方法。 （４）上記ウェルの上側まで延びる絶縁層が、二酸化シ
リコンで形成される、上記（１）に記載のメモリ・セル
の製造方法。 （５）上記ゲート導体キャップ層が、窒化シリコンで形
成される、上記（１）に記載のメモリ・セルの製造方
法。 （６）上記ステップ（チ）の後に、上記ウェルのうち、
上記ソース又はドレイン領域を形成する部分を露出する
開口を、上記ゲート導体キャップ層、上記第２のゲート
導体層、上記第１のゲート導体層及び上記ゲート絶縁層
に設け、該開口を介して上記ソース又はドレイン領域を
形成するステップを含む、上記（１）に記載のメモリ・
セルの製造方法。 （７）上記ステップ（ホ）は、上記ウェル、上記絶縁ト
レンチ・キャップ及び上記トレンチ絶縁領域の上に、ゲ
ート絶縁層、第１のゲート導体層及び絶縁体パッドを形
成し、そして上記ステップ（ヘ）は、上記絶縁体パッド
を除去し、上記第１のゲート導体層の厚さを反応性イオ
ン・エッチングにより減らしてゲート導体を画定する、
上記（１）に記載のメモリ・セルの製造方法。 （８）（ａ）ソース又はドレイン領域形成用のウェルを
基板に形成するステップと、 （ｂ）上記ウェルにトレンチを形成するステップと、 （ｃ）上記トレンチ内にトレンチ・キャパシタを形成
し、該トレンチ・キャパシタの上部にストラップを形成
し、上記トレンチ内のうち上記ストラップの上側に絶縁
トレンチ・キャップを形成するステップと、 （ｄ）上記トレンチの一部に重なり、上記基板の上面よ
りも突出している上面を有するトレンチ絶縁領域を形成
するステップと、 （ｅ）上記ウェル、上記絶縁トレンチ・キャップ及び上
記トレンチ絶縁領域の上に、ゲート絶縁層及び第１のゲ
ート導体層を形成するステップと、 （ｆ）上記トレンチ絶縁領域の上側から上記ウェルの上
側まで延びる絶縁層を上記第１のゲート導体層の上に形
成するステップと、 （ｇ）上記第１のゲート導体層の厚さを反応性イオン・
エッチングにより減らしてゲート導体を画定するステッ
プと、 （ｈ）上記第１のゲート導体層及び上記ウェルの上側ま
で延びる絶縁層の上に第２のゲート導体層及びゲート導
体キャップ層を形成するステップとを含む、メモリ・セ
ルの製造方法。 （９）上記第１のゲート導体層が、導電性ポリシリコン
または導電性ポリシリコン／ケイ化物で形成される、上
記（８）に記載のメモリ・セルの製造方法。 （１０）上記絶縁トレンチ・キャップが、二酸化シリコ
ンで形成される、上記（８）に記載のメモリ・セルの製
造方法。 （１１）上記ウェルの上側まで延びる絶縁層が、二酸化
シリコンで形成される、上記（８）に記載のメモリ・セ
ルの製造方法。 （１２）上記ゲート導体キャップ層が、窒化シリコンで
形成される、上記（８）に記載のメモリ・セルの製造方
法。 （１３）上記ステップ（ｈ）の後に、上記ウェルのう
ち、上記ソース又はドレイン領域を形成する部分を露出
する開口を、上記ウェルの上側まで延びる絶縁層から離
れた位置で、上記ゲート導体キャップ層、上記第２のゲ
ート導体層、上記第１のゲート導体層及び上記ゲート絶
縁層に設け、該開口を介して上記ソース又はドレイン領
域を形成するステップを含む、上記（８）に記載のメモ
リ・セルの製造方法。
【図１】本発明の工程を示すフローチャートである。
【図２】深いトレンチを加工した後のセルの構造を示す
断面図である。
断面図である。
【図３】ＳｉＯ2トレンチ・キャップの付着、平坦化、
およびパッド除去後の、セルの構造を示す断面図であ
る。
およびパッド除去後の、セルの構造を示す断面図であ
る。
【図４】浅いトレンチの分離、およびゲート・ポリシリ
コンＩの付着後の、セルの構造を示す断面図である。
コンＩの付着後の、セルの構造を示す断面図である。
【図５】ゲート・ポリシリコンＩのエッチング後の、セ
ルの構造を示す断面図である。
ルの構造を示す断面図である。
【図６】薄い絶縁体の付着、ゲート絶縁体の延長、およ
びゲート延長部のエッチング後の、セルの構造を示す断
面図である。
びゲート延長部のエッチング後の、セルの構造を示す断
面図である。
【図７】ゲート導体およびゲート・キャップの付着後
の、セルの構造を示す断面図である。
の、セルの構造を示す断面図である。
【図８】ゲート導体のマスキングおよびエッチング後
の、セルの構造を示す断面図である。
の、セルの構造を示す断面図である。
【図９】スペーサの追加、結合部の形成、パッシベーシ
ョン、接点の形成、および配線後の、セルの構造を示す
断面図である。
ョン、接点の形成、および配線後の、セルの構造を示す
断面図である。
１１ 周辺領域 １２ アレイ領域 １３ Ｐ型ウェル １４ Ｎ＋型埋込プレート １６ パッド １７ ノード誘電体 １８ ポリシリコン充填物 １９ カラー ２０ ポリシリコン充填物 ２１ ストラップ・ポリシリコン ２２ トレンチ・キャップ ２３ ゲート絶縁体 ２４ ゲート・ポリシリコン ２５ パッド ２６ ＳＴＩ ２８ 薄い絶縁体 ２９ ゲート導体 ３０ ゲート・キャップ ３２ ソース／ドレイン拡散 ３３ スペーサ ３５ 第１の絶縁体 ３６ パッシベーション／エッチ・ストップ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・ショーレン・マ アメリカ合衆国12524 ニューヨーク州 フィッシュキル カールソン・テラス 11 (56)参考文献 特開 平９−199688（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (13)
- 【請求項１】（イ）ソース又はドレイン領域形成用のウ
ェルを基板に形成するステップと、 （ロ）上記ウェルにトレンチを形成するステップと、 （ハ）上記トレンチ内にトレンチ・キャパシタを形成
し、該トレンチ・キャパシタの上部にストラップを形成
し、上記トレンチ内のうち上記ストラップの上側に絶縁
トレンチ・キャップを形成するステップと、 （ニ）上記トレンチの一部に重なり、上記基板の上面よ
りも突出している上面を有するトレンチ絶縁領域を形成
するステップと、 （ホ）上記ウェル、上記絶縁トレンチ・キャップ及び上
記トレンチ絶縁領域の上に、ゲート絶縁層及び第１のゲ
ート導体層を形成するステップと、 （ヘ）上記第１のゲート導体層の厚さを反応性イオン・
エッチングにより減らしてゲートを画定するステップ
と、 （ト）上記トレンチ絶縁領域から上記ウェルの上側まで
延びる絶縁層を上記第１のゲート導体層及び上記トレン
チ絶縁領域の上に形成するステップと、 （チ）上記第１のゲート導体層及び上記ウェルの上側ま
で延びる絶縁層の上に第２のゲート導体層及びゲート導
体キャップ層を形成するステップとを含む、メモリ・セ
ルの製造方法。 - 【請求項２】上記第１のゲート導体層が、導電性ポリシ
リコンまたは導電性ポリシリコン／ケイ化物で形成され
ることを特徴とする、請求項１に記載のメモリ・セルの
製造方法。 - 【請求項３】上記絶縁トレンチ・キャップが、二酸化シ
リコンで形成されることを特徴とする、請求項１に記載
のメモリ・セルの製造方法。 - 【請求項４】上記ウェルの上側まで延びる絶縁層が、二
酸化シリコンで形成されることを特徴とする、請求項１
に記載のメモリ・セルの製造方法。 - 【請求項５】上記ゲート導体キャップ層が、窒化シリコ
ンで形成されることを特徴とする、請求項１に記載のメ
モリ・セルの製造方法。 - 【請求項６】上記ステップ（チ）の後に、上記ウェルの
うち、上記ソース又はドレイン領域を形成する部分を露
出する開口を、上記ゲート導体キャップ層、上記第２の
ゲート導体層、上記第１のゲート導体層及び上記ゲート
絶縁層に設け、該開口を介して上記ソース又はドレイン
領域を形成するステップを含むことを特徴とする、請求
項１に記載のメモリ・セルの製造方法。 - 【請求項７】上記ステップ（ホ）は、上記ウェル、上記
絶縁トレンチ・キャップ及び上記トレンチ絶縁領域の上
に、ゲート絶縁層、第１のゲート導体層及び絶縁体パッ
ドを形成し、そして上記ステップ（ヘ）は、上記絶縁体
パッドを除去し、上記第１のゲート導体層の厚さを反応
性イオン・エッチングにより減らしてゲート導体を画定
することを特徴とする、請求項１に記載のメモリ・セル
の製造方法。 - 【請求項８】（ａ）ソース又はドレイン領域形成用のウ
ェルを基板に形成するステップと、 （ｂ）上記ウェルにトレンチを形成するステップと、 （ｃ）上記トレンチ内にトレンチ・キャパシタを形成
し、該トレンチ・キャパシタの上部にストラップを形成
し、上記トレンチ内のうち上記ストラップの上側に絶縁
トレンチ・キャップを形成するステップと、 （ｄ）上記トレンチの一部に重なり、上記基板の上面よ
りも突出している上面を有するトレンチ絶縁領域を形成
するステップと、 （ｅ）上記ウェル、上記絶縁トレンチ・キャップ及び上
記トレンチ絶縁領域の上に、ゲート絶縁層及び第１のゲ
ート導体層を形成するステップと、 （ｆ）上記トレンチ絶縁領域の上側から上記ウェルの上
側まで延びる絶縁層を上記第１のゲート導体層の上に形
成するステップと、 （ｇ）上記第１のゲート導体層の厚さを反応性イオン・
エッチングにより減らしてゲートを画定するステップ
と、 （ｈ）上記第１のゲート導体層及び上記ウェルの上側ま
で延びる絶縁層の上に第２のゲート導体層及びゲート導
体キャップ層を形成するステップとを含む、メモリ・セ
ルの製造方法。 - 【請求項９】上記第１のゲート導体層が、導電性ポリシ
リコンまたは導電性ポリシリコン／ケイ化物で形成され
ることを特徴とする、請求項８に記載のメモリ・セルの
製造方法。 - 【請求項１０】上記絶縁トレンチ・キャップが、二酸化
シリコンで形成されることを特徴とする、請求項８に記
載のメモリ・セルの製造方法。 - 【請求項１１】上記ウェルの上側まで延びる絶縁層が、
二酸化シリコンで形成されることを特徴とする、請求項
８に記載のメモリ・セルの製造方法。 - 【請求項１２】上記ゲート導体キャップ層が、窒化シリ
コンで形成されることを特徴とする、請求項８に記載の
メモリ・セルの製造方法。 - 【請求項１３】上記ステップ（ｈ）の後に、上記ウェル
のうち、上記ソース又はドレイン領域を形成する部分を
露出する開口を、上記ウェルの上側まで延びる絶縁層か
ら離れた位置で、上記ゲート導体キャップ層、上記第２
のゲート導体層、上記第１のゲート導体層及び上記ゲー
ト絶縁層に設け、該開口を介して上記ソース又はドレイ
ン領域を形成するステップを含むことを特徴とする、請
求項８に記載のメモリ・セルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/012070 | 1998-01-22 | ||
| US09/012,070 US6066526A (en) | 1998-01-22 | 1998-01-22 | Method of making trench DRAM |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284142A JPH11284142A (ja) | 1999-10-15 |
| JP3141010B2 true JP3141010B2 (ja) | 2001-03-05 |
Family
ID=21753237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11012652A Expired - Fee Related JP3141010B2 (ja) | 1998-01-22 | 1999-01-21 | メモリ・セルの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6066526A (ja) |
| JP (1) | JP3141010B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10256498A (ja) * | 1997-03-06 | 1998-09-25 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US6204140B1 (en) * | 1999-03-24 | 2001-03-20 | Infineon Technologies North America Corp. | Dynamic random access memory |
| US6271080B1 (en) * | 1999-12-16 | 2001-08-07 | International Business Machines Corporation | Structure and method for planar MOSFET DRAM cell free of wordline gate conductor to storage trench overlay sensitivity |
| KR100370129B1 (ko) | 2000-08-01 | 2003-01-30 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| US6620677B1 (en) * | 2002-05-31 | 2003-09-16 | Infineon Technologies Ag | Support liner for isolation trench height control in vertical DRAM processing |
| US8492811B2 (en) * | 2010-09-20 | 2013-07-23 | International Business Machines Corporation | Self-aligned strap for embedded capacitor and replacement gate devices |
| US8293625B2 (en) | 2011-01-19 | 2012-10-23 | International Business Machines Corporation | Structure and method for hard mask removal on an SOI substrate without using CMP process |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5360758A (en) * | 1993-12-03 | 1994-11-01 | International Business Machines Corporation | Self-aligned buried strap for trench type DRAM cells |
| US5614431A (en) * | 1995-12-20 | 1997-03-25 | International Business Machines Corporation | Method of making buried strap trench cell yielding an extended transistor |
-
1998
- 1998-01-22 US US09/012,070 patent/US6066526A/en not_active Expired - Fee Related
-
1999
- 1999-01-21 JP JP11012652A patent/JP3141010B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11284142A (ja) | 1999-10-15 |
| US6066526A (en) | 2000-05-23 |
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