JP2633395B2 - 半導体メモリ素子の製造方法 - Google Patents
半導体メモリ素子の製造方法Info
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- JP2633395B2 JP2633395B2 JP2401637A JP40163790A JP2633395B2 JP 2633395 B2 JP2633395 B2 JP 2633395B2 JP 2401637 A JP2401637 A JP 2401637A JP 40163790 A JP40163790 A JP 40163790A JP 2633395 B2 JP2633395 B2 JP 2633395B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体メモリ素子の製
造方法に関し、より詳しくはスタック型メモリセルを有
する半導体メモリ素子の製造方法に関する。
造方法に関し、より詳しくはスタック型メモリセルを有
する半導体メモリ素子の製造方法に関する。
【０００２】
【従来の技術】高集積化の先端を走るダイナミック・ラ
ンダム・アクセス・メモリ(以下、ＤＲＡＭと称す。)
は、３年毎に４倍の割合で記憶容量が増大しており、今
後、１６Ｍb,６４Ｍb,２５６Ｍbと順次容量が増大して
行くと予想される。このような集積度の向上を図るうえ
で、ＤＲＡＭの記憶単位であるメモリセルを縮小してい
く必要がある。一方、放射線によるソフトエラーを防止
すると共に、十分なＳ／Ｎ比の信号を確保するために
は、メモリセル内の電荷蓄積容量はある最低値以上を保
たねばならない。そこで、図６に示すように、半導体基
板１１の表面に形成したＭＯＳトランジスタＴ上に電荷
蓄積用のキャパシタＣを３次元的に積層するスタック型
メモリセルが開発されている。このメモリセルは、従
来、次のようにして作製されている。まず、Ｐ型シリコ
ン基板１１の表面に、ゲート酸化膜１１aを覆うゲート
電極１２、Ｎ(＋)型のドレイン領域１３およびソース領
域１４からなるＬＤＤ(ライトリ・ドープト・ドレイン)
構造のトランジスタＴが形成される。図６中、１５はサ
イド・ウォール絶縁膜、１３a,１４aはＮ(−)型領域、
１６は素子分離領域を示している。１２'は隣接するト
ランジスタのゲート電極である。次に、ＬＰＣＶＤ(減
圧気相成長)法により層間絶縁膜(ＳiＯ2膜)１７が堆積
され、この層間絶縁膜１７のうち上記トランジスタＴの
ソース領域１４上の部分にコンタクトホール１８が開口
される。次に、ＬＰＣＶＤ法により滑らかな上面１９a
を有する多結晶シリコン層が均一な厚さで堆積され、所
定のパターンに加工されてキャパシタＣの下部電極１９
が形成される。次に、ＬＰＣＶＤ法により絶縁膜が均一
な厚さで堆積され、上記下部電極１９の上面１９aおよ
び側面１９bを覆うキャパシタ絶縁膜２０が形成され
る。さらにこの上に、ＬＰＣＶＤ法により多結晶シリコ
ン層が均一な厚さで堆積され、所定のパターンに加工さ
れて、キャパシタＣの上部電極２１が形成される。この
上部電極２１はキャパシタ絶縁膜２０を挟んで下部電極
１９の上面１９aおよび側面１９bと対向する。次に、層
間絶縁膜２２が堆積され、積層された層間絶縁膜１７,
２２のうち上記トランジスタＴのドレイン領域１３上の
部分にコンタクトホール２４が開口される。最後に、こ
のコンタクトホール２４を通してドレイン領域１３につ
ながるビット線２３が形成される。
ンダム・アクセス・メモリ(以下、ＤＲＡＭと称す。)
は、３年毎に４倍の割合で記憶容量が増大しており、今
後、１６Ｍb,６４Ｍb,２５６Ｍbと順次容量が増大して
行くと予想される。このような集積度の向上を図るうえ
で、ＤＲＡＭの記憶単位であるメモリセルを縮小してい
く必要がある。一方、放射線によるソフトエラーを防止
すると共に、十分なＳ／Ｎ比の信号を確保するために
は、メモリセル内の電荷蓄積容量はある最低値以上を保
たねばならない。そこで、図６に示すように、半導体基
板１１の表面に形成したＭＯＳトランジスタＴ上に電荷
蓄積用のキャパシタＣを３次元的に積層するスタック型
メモリセルが開発されている。このメモリセルは、従
来、次のようにして作製されている。まず、Ｐ型シリコ
ン基板１１の表面に、ゲート酸化膜１１aを覆うゲート
電極１２、Ｎ(＋)型のドレイン領域１３およびソース領
域１４からなるＬＤＤ(ライトリ・ドープト・ドレイン)
構造のトランジスタＴが形成される。図６中、１５はサ
イド・ウォール絶縁膜、１３a,１４aはＮ(−)型領域、
１６は素子分離領域を示している。１２'は隣接するト
ランジスタのゲート電極である。次に、ＬＰＣＶＤ(減
圧気相成長)法により層間絶縁膜(ＳiＯ2膜)１７が堆積
され、この層間絶縁膜１７のうち上記トランジスタＴの
ソース領域１４上の部分にコンタクトホール１８が開口
される。次に、ＬＰＣＶＤ法により滑らかな上面１９a
を有する多結晶シリコン層が均一な厚さで堆積され、所
定のパターンに加工されてキャパシタＣの下部電極１９
が形成される。次に、ＬＰＣＶＤ法により絶縁膜が均一
な厚さで堆積され、上記下部電極１９の上面１９aおよ
び側面１９bを覆うキャパシタ絶縁膜２０が形成され
る。さらにこの上に、ＬＰＣＶＤ法により多結晶シリコ
ン層が均一な厚さで堆積され、所定のパターンに加工さ
れて、キャパシタＣの上部電極２１が形成される。この
上部電極２１はキャパシタ絶縁膜２０を挟んで下部電極
１９の上面１９aおよび側面１９bと対向する。次に、層
間絶縁膜２２が堆積され、積層された層間絶縁膜１７,
２２のうち上記トランジスタＴのドレイン領域１３上の
部分にコンタクトホール２４が開口される。最後に、こ
のコンタクトホール２４を通してドレイン領域１３につ
ながるビット線２３が形成される。
【０００３】
【発明が解決しようとする課題】ところで、上記スタッ
ク型メモリセルはキャパシタＣの下部電極１９の上面１
９aに電荷の大部分が蓄積されるため、セル面積を縮小
させて１６Ｍb,６４Ｍbと高集積化する際に、それに伴
って下部電極１９の上面１９aの面積を縮小させると、
蓄積電荷量が急激に減少して必要最低量を保つことが困
難となる。
ク型メモリセルはキャパシタＣの下部電極１９の上面１
９aに電荷の大部分が蓄積されるため、セル面積を縮小
させて１６Ｍb,６４Ｍbと高集積化する際に、それに伴
って下部電極１９の上面１９aの面積を縮小させると、
蓄積電荷量が急激に減少して必要最低量を保つことが困
難となる。
【０００４】そこで、この発明の目的は、限られたセル
面積でもってスタック型メモリセルの電荷蓄積容量を増
加させることができる半導体メモリ素子の製造方法を提
供することにある。
面積でもってスタック型メモリセルの電荷蓄積容量を増
加させることができる半導体メモリ素子の製造方法を提
供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、この発明の半導体メモリ素子の製造方法は、半導体
基板表面に形成したトランジスタ上に、このトランジス
タの端子に一方の電極がつながるキャパシタを積層して
メモリセルを作製する半導体メモリ素子の製造方法であ
って、上記半導体基板表面に形成した上記トランジスタ
上に、層間絶縁膜を堆積する工程と、上記層間絶縁膜上
にシリコン窒化膜を堆積し、このシリコン窒化膜の表面
を熱酸化する工程と、テトラ・エトキシ・シラン−オゾ
ン系を材料とする常圧化学気相成長法により、上記表面
を熱酸化したシリコン窒化膜上に、波状に粗れた表面形
状を有するシリコン酸化膜を堆積する工程と、積層され
た上記層間絶縁膜、シリコン窒化膜およびシリコン酸化
膜のうち上記トランジスタのソース領域上の部分にコン
タクトホールを開口する工程と、減圧気相成長法により
上記シリコン酸化膜の表面に均一な厚さの多結晶シリコ
ン膜を堆積し、堆積した多結晶シリコン膜をパターン加
工して、上記コンタクトホールを通して上記ソース領域
につながり、上記トランジスタ上に上記シリコン酸化膜
の表面形状を反映させた状態で延在する上記一方の電極
を形成する工程と、上記シリコン酸化膜とシリコン窒化
膜との両方または上記シリコン酸化膜のみをエッチング
して除去して、上記一方の電極のうち上記トランジスタ
上に延在する部分を下面が離間した状態で上記半導体基
板上に突出させる工程と、上記一方の電極の上面,側面
および下面を覆うキャパシタ絶縁膜を形成する工程と、
上記キャパシタ絶縁膜を挟んで上記一方の電極の上面,
側面および下面に対向する上部電極を形成する工程とを
有することを特徴としている。
に、この発明の半導体メモリ素子の製造方法は、半導体
基板表面に形成したトランジスタ上に、このトランジス
タの端子に一方の電極がつながるキャパシタを積層して
メモリセルを作製する半導体メモリ素子の製造方法であ
って、上記半導体基板表面に形成した上記トランジスタ
上に、層間絶縁膜を堆積する工程と、上記層間絶縁膜上
にシリコン窒化膜を堆積し、このシリコン窒化膜の表面
を熱酸化する工程と、テトラ・エトキシ・シラン−オゾ
ン系を材料とする常圧化学気相成長法により、上記表面
を熱酸化したシリコン窒化膜上に、波状に粗れた表面形
状を有するシリコン酸化膜を堆積する工程と、積層され
た上記層間絶縁膜、シリコン窒化膜およびシリコン酸化
膜のうち上記トランジスタのソース領域上の部分にコン
タクトホールを開口する工程と、減圧気相成長法により
上記シリコン酸化膜の表面に均一な厚さの多結晶シリコ
ン膜を堆積し、堆積した多結晶シリコン膜をパターン加
工して、上記コンタクトホールを通して上記ソース領域
につながり、上記トランジスタ上に上記シリコン酸化膜
の表面形状を反映させた状態で延在する上記一方の電極
を形成する工程と、上記シリコン酸化膜とシリコン窒化
膜との両方または上記シリコン酸化膜のみをエッチング
して除去して、上記一方の電極のうち上記トランジスタ
上に延在する部分を下面が離間した状態で上記半導体基
板上に突出させる工程と、上記一方の電極の上面,側面
および下面を覆うキャパシタ絶縁膜を形成する工程と、
上記キャパシタ絶縁膜を挟んで上記一方の電極の上面,
側面および下面に対向する上部電極を形成する工程とを
有することを特徴としている。
【０００６】
【作用】この発明により作製されたスタック型メモリ素
子は、キャパシタを構成する一方の電極の上面,側面,下
面がそれぞれ他方の電極と対向する状態となる。したが
って、セル面積が限られた条件下で、従来法により作製
されたスタック型メモリセルに比して電荷蓄積容量を増
大させることが可能となる。しかも、上記一方の電極の
上面および下面を波状に粗れた状態に仕上げているの
で、上記両電極の対向面積がさらに増大して、さらに電
荷蓄積容量を増大させられる。
子は、キャパシタを構成する一方の電極の上面,側面,下
面がそれぞれ他方の電極と対向する状態となる。したが
って、セル面積が限られた条件下で、従来法により作製
されたスタック型メモリセルに比して電荷蓄積容量を増
大させることが可能となる。しかも、上記一方の電極の
上面および下面を波状に粗れた状態に仕上げているの
で、上記両電極の対向面積がさらに増大して、さらに電
荷蓄積容量を増大させられる。
【０００７】
【実施例】以下、この発明の半導体メモリ素子の製造方
法を実施例により詳細に説明する。
法を実施例により詳細に説明する。
【０００８】まず、図１に示すように、従来と同様
に、Ｐ型シリコン基板１１の表面に、ゲート酸化膜１１
aを覆うゲート電極１２,Ｎ(＋)型のドレイン領域１３お
よびソース領域１４からなるＬＤＤ構造のトランジスタ
Ｔを形成する。図中、１５はサイド・ウォール絶縁膜、
１３a,１４aはＮ(−)型領域、１６は素子分離領域を示
している。
に、Ｐ型シリコン基板１１の表面に、ゲート酸化膜１１
aを覆うゲート電極１２,Ｎ(＋)型のドレイン領域１３お
よびソース領域１４からなるＬＤＤ構造のトランジスタ
Ｔを形成する。図中、１５はサイド・ウォール絶縁膜、
１３a,１４aはＮ(−)型領域、１６は素子分離領域を示
している。
【０００９】次に、図２に示すように、ＬＰＣＶＤ法
により、上記基板１１上にＳiＯ2からなる層間絶縁膜１
７を堆積する。
により、上記基板１１上にＳiＯ2からなる層間絶縁膜１
７を堆積する。
【００１０】続いて、ＬＰＣＶＤ法により、上記層間
絶縁膜１７上にシリコン窒化膜(Ｓi3Ｎ4膜)３４を堆積
する。このＳi3Ｎ4膜３４の表面３４aを熱酸化して、表
面３４aに図示しない薄いＳiＯ2膜を形成する。
絶縁膜１７上にシリコン窒化膜(Ｓi3Ｎ4膜)３４を堆積
する。このＳi3Ｎ4膜３４の表面３４aを熱酸化して、表
面３４aに図示しない薄いＳiＯ2膜を形成する。
【００１１】次に、テトラ・エトキシ・シラン(ＴＥ
ＯＳ)−オゾンを材料とする常圧ＣＶＤ法により、上記
Ｓi3Ｎ4膜３４の表面３４a上にシリコン酸化膜(ノンド
ープＳiＯ2膜)３５を堆積する。ここで、ＴＥＯＳ−オ
ゾン系の常圧ＣＶＤ法の性質により、ノンドープＳiＯ2
膜３５の表面３５aは波状に粗れた形状となる。すなわ
ち、熱酸化膜上でオゾン濃度を高くして膜成長を行う
と、成長された膜の表面の凹凸が増すのである。
ＯＳ)−オゾンを材料とする常圧ＣＶＤ法により、上記
Ｓi3Ｎ4膜３４の表面３４a上にシリコン酸化膜(ノンド
ープＳiＯ2膜)３５を堆積する。ここで、ＴＥＯＳ−オ
ゾン系の常圧ＣＶＤ法の性質により、ノンドープＳiＯ2
膜３５の表面３５aは波状に粗れた形状となる。すなわ
ち、熱酸化膜上でオゾン濃度を高くして膜成長を行う
と、成長された膜の表面の凹凸が増すのである。
【００１２】次に、図３に示すように、積層された上
記層間絶縁膜１７,Ｓi3Ｎ4膜３４およびＳiＯ2膜３５の
うち上記トランジスタＴのソース領域１４上の部分にコ
ンタクトホール２８を開口する。
記層間絶縁膜１７,Ｓi3Ｎ4膜３４およびＳiＯ2膜３５の
うち上記トランジスタＴのソース領域１４上の部分にコ
ンタクトホール２８を開口する。
【００１３】次に、ＬＰＣＶＤ法により上記ＳiＯ2膜
３５の表面３５aにこの表面３５aの形状を反映させた状
態で均一な厚さの多結晶シリコン膜を堆積する。堆積し
た多結晶シリコン膜を所定のパターンに加工して下部電
極(キャパシタＣの一方の電極)２９を形成する。この下
部電極２９は、上記コンタクトホール２８を通して上記
ソース領域１４につながり、上記トランジスタＴで上面
２９aおよび下面２９cに上記ＳiＯ2膜３５の表面形状を
反映させた状態に形成される。
３５の表面３５aにこの表面３５aの形状を反映させた状
態で均一な厚さの多結晶シリコン膜を堆積する。堆積し
た多結晶シリコン膜を所定のパターンに加工して下部電
極(キャパシタＣの一方の電極)２９を形成する。この下
部電極２９は、上記コンタクトホール２８を通して上記
ソース領域１４につながり、上記トランジスタＴで上面
２９aおよび下面２９cに上記ＳiＯ2膜３５の表面形状を
反映させた状態に形成される。
【００１４】次に、上記ＳiＯ2膜３５とＳi3Ｎ4膜３
４の両方をエッチングして除去する。これにより、上記
下部の電極２９のうち上記トランジスタＴ上に延在する
部分と素子領域１６上に延在する部分とを下面２９cが
離間した状態で上記基板１１上に突出させる。
４の両方をエッチングして除去する。これにより、上記
下部の電極２９のうち上記トランジスタＴ上に延在する
部分と素子領域１６上に延在する部分とを下面２９cが
離間した状態で上記基板１１上に突出させる。
【００１５】次に、図４に示すように、ＬＰＣＶＤ法
により、上記下部電極２９の上面２９a,側面２９bおよ
び下面２９cを覆うキャパシタ絶縁膜２０を形成する。
により、上記下部電極２９の上面２９a,側面２９bおよ
び下面２９cを覆うキャパシタ絶縁膜２０を形成する。
【００１６】次に、ＬＰＣＶＤ法により、上記キャパ
シタ絶縁膜２０を挟んで上記下部の電極２９の上面２９
a,側面２９bおよび下面２９cに対向する上部電極２１を
形成する。これにより、上記トランジスタＴのソース領
域１４につながるキャパシタＣが形成される。
シタ絶縁膜２０を挟んで上記下部の電極２９の上面２９
a,側面２９bおよび下面２９cに対向する上部電極２１を
形成する。これにより、上記トランジスタＴのソース領
域１４につながるキャパシタＣが形成される。
【００１７】最後に、層間絶縁膜２２堆積し、積層され
た層間絶縁膜１７,２２のうち上記トランジスタＴのド
レイン領域１３上の部分にコンタクトホール２４を開口
する。そして、このコンタクトホール２４を通してドレ
イン領域１３とつながるビット線２３を形成する。
た層間絶縁膜１７,２２のうち上記トランジスタＴのド
レイン領域１３上の部分にコンタクトホール２４を開口
する。そして、このコンタクトホール２４を通してドレ
イン領域１３とつながるビット線２３を形成する。
【００１８】このようにして作製したスタック型メモリ
セルは、キャパシタＣを構成する下部電極２９の上面２
９a,側面２９b,下面２９cがそれぞれ上部電極２１と対
向した状態となる。したがって、従来法により作製され
たスタック型メモリセルに比して、限られたセル面積で
もって電荷蓄積容量を増加させることができる。しか
も、下部電極２９の上面２９aおよび下面２９cを波状に
粗れた状態にしているので、下部電極２９,上部電極２
１の対向面積をさらに増大でき、さらに電荷蓄積容量を
増大することができる。
セルは、キャパシタＣを構成する下部電極２９の上面２
９a,側面２９b,下面２９cがそれぞれ上部電極２１と対
向した状態となる。したがって、従来法により作製され
たスタック型メモリセルに比して、限られたセル面積で
もって電荷蓄積容量を増加させることができる。しか
も、下部電極２９の上面２９aおよび下面２９cを波状に
粗れた状態にしているので、下部電極２９,上部電極２
１の対向面積をさらに増大でき、さらに電荷蓄積容量を
増大することができる。
【００１９】なお、上に説明した例では、ビット線２３
を最後に形成したが、これに限られるものではない。図
５中に破線で示すように、層間絶縁膜１７を形成する途
中にビット線２３を形成しても良い。
を最後に形成したが、これに限られるものではない。図
５中に破線で示すように、層間絶縁膜１７を形成する途
中にビット線２３を形成しても良い。
【００２０】また、工程においてＳiＯ2膜３５とＳi3
Ｎ4膜３４の両方をエッチングして除去したが、ＳiＯ2
膜３５のみをエッチングして除去し、図５に示すように
Ｓi3Ｎ4膜はそのまま残すようにしても良い。
Ｎ4膜３４の両方をエッチングして除去したが、ＳiＯ2
膜３５のみをエッチングして除去し、図５に示すように
Ｓi3Ｎ4膜はそのまま残すようにしても良い。
【００２１】
【発明の効果】以上より明らかなように、この発明の半
導体メモリ素子の製造方法は、半導体基板表面に形成し
たトランジスタ上に、このトランジスタの端子に一方の
電極がつながるキャパシタを積層してメモリセルを作製
する半導体メモリ素子の製造方法であって、上記半導体
基板表面に形成した上記トランジスタ上に、層間絶縁膜
を堆積する工程と、上記層間絶縁膜上にシリコン窒化膜
を堆積し、このシリコン窒化膜の表面を熱酸化する工程
と、テトラ・エトキシ・シラン−オゾン系を材料とする
常圧化学気相成長法により、上記表面を熱酸化したシリ
コン窒化膜上に、波状に粗れた表面形状を有するシリコ
ン酸化膜を堆積する工程と、積層された上記層間絶縁
膜、シリコン窒化膜およびシリコン酸化膜のうち上記ト
ランジスタのソース領域上の部分にコンタクトホールを
開口する工程と、減圧気相成長法により上記シリコン酸
化膜の表面に均一な厚さの多結晶シリコン膜を堆積し、
堆積した多結晶シリコン膜をパターン加工して、上記コ
ンタクトホールを通して上記ソース領域につながり、上
記トランジスタ上に上記シリコン酸化膜の表面形状を反
映させた状態で延在する上記一方の電極を形成する工程
と、上記シリコン酸化膜とシリコン窒化膜との両方また
は上記シリコン酸化膜のみをエッチングして除去して、
上記一方の電極のうち上記トランジスタ上に延在する部
分を下面が離間した状態で上記半導体基板上に突出させ
る工程と、上記一方の電極の上面,側面および下面を覆
うキャパシタ絶縁膜を形成する工程と、上記キャパシタ
絶縁膜を挟んで上記一方の電極の上面,側面および下面
に対向する上部電極を形成する工程とを有しているの
で、限られたセル面積でもってスタック型メモリセルの
電荷蓄積容量を増大させることができる。
導体メモリ素子の製造方法は、半導体基板表面に形成し
たトランジスタ上に、このトランジスタの端子に一方の
電極がつながるキャパシタを積層してメモリセルを作製
する半導体メモリ素子の製造方法であって、上記半導体
基板表面に形成した上記トランジスタ上に、層間絶縁膜
を堆積する工程と、上記層間絶縁膜上にシリコン窒化膜
を堆積し、このシリコン窒化膜の表面を熱酸化する工程
と、テトラ・エトキシ・シラン−オゾン系を材料とする
常圧化学気相成長法により、上記表面を熱酸化したシリ
コン窒化膜上に、波状に粗れた表面形状を有するシリコ
ン酸化膜を堆積する工程と、積層された上記層間絶縁
膜、シリコン窒化膜およびシリコン酸化膜のうち上記ト
ランジスタのソース領域上の部分にコンタクトホールを
開口する工程と、減圧気相成長法により上記シリコン酸
化膜の表面に均一な厚さの多結晶シリコン膜を堆積し、
堆積した多結晶シリコン膜をパターン加工して、上記コ
ンタクトホールを通して上記ソース領域につながり、上
記トランジスタ上に上記シリコン酸化膜の表面形状を反
映させた状態で延在する上記一方の電極を形成する工程
と、上記シリコン酸化膜とシリコン窒化膜との両方また
は上記シリコン酸化膜のみをエッチングして除去して、
上記一方の電極のうち上記トランジスタ上に延在する部
分を下面が離間した状態で上記半導体基板上に突出させ
る工程と、上記一方の電極の上面,側面および下面を覆
うキャパシタ絶縁膜を形成する工程と、上記キャパシタ
絶縁膜を挟んで上記一方の電極の上面,側面および下面
に対向する上部電極を形成する工程とを有しているの
で、限られたセル面積でもってスタック型メモリセルの
電荷蓄積容量を増大させることができる。
【図１】 この発明の一実施例の半導体メモリ素子の製
造方法を説明する工程図である。
造方法を説明する工程図である。
【図２】 この発明の一実施例の半導体メモリ素子の製
造方法を説明する工程図である。
造方法を説明する工程図である。
【図３】 この発明の一実施例の半導体メモリ素子の製
造方法を説明する工程図である。
造方法を説明する工程図である。
【図４】 この発明の一実施例の半導体メモリ素子の製
造方法を説明する工程図である。
造方法を説明する工程図である。
【図５】 他の実施例の製造方法により作製した半導体
メモリ素子を示す図である。
メモリ素子を示す図である。
【図６】 従来の製造方法により作製した半導体メモリ
素子を示す図である。
素子を示す図である。
１１ Ｐ型シリコン基板 １２ ゲート電極 １３ ドレイン領域 １３ａ，１４ａ Ｎ(−)型領域 １４ ソース領域 １５ サイドウォール絶縁膜 １６ 素子分離領域 １７，２２ 層間絶縁膜 ２０ キャパシタ絶縁膜 ２１ 上部電極 ２２ ビット線 ２９ 下部電極 Ｃ キャパシタ Ｔ トランジスタ
Claims (1)
- 【請求項１】 半導体基板表面に形成したトランジスタ
上に、このトランジスタの端子に一方の電極がつながる
キャパシタを積層してメモリセルを作製する半導体メモ
リ素子の製造方法であって、上記半導体基板表面に形成
した上記トランジスタ上に、層間絶縁膜を堆積する工程
と、上記層間絶縁膜上にシリコン窒化膜を堆積し、この
シリコン窒化膜の表面を熱酸化する工程と、テトラ・エ
トキシ・シラン−オゾン系を材料とする常圧化学気相成
長法により、上記表面を熱酸化したシリコン窒化膜上
に、波状に粗れた表面形状を有するシリコン酸化膜を堆
積する工程と、積層された上記層間絶縁膜、シリコン窒
化膜およびシリコン酸化膜のうち上記トランジスタのソ
ース領域上の部分にコンタクトホールを開口する工程
と、減圧気相成長法により上記シリコン酸化膜の表面に
均一な厚さの多結晶シリコン膜を堆積し、堆積した多結
晶シリコン膜をパターン加工して、上記コンタクトホー
ルを通して上記ソース領域につながり、上記トランジス
タ上に上記シリコン酸化膜の表面形状を反映させた状態
で延在する上記一方の電極を形成する工程と、上記シリ
コン酸化膜とシリコン窒化膜との両方または上記シリコ
ン酸化膜のみをエッチングして除去して、上記一方の電
極のうち上記トランジスタ上に延在する部分を下面が離
間した状態で上記半導体基板上に突出させる工程と、上
記一方の電極の上面,側面および下面を覆うキャパシタ
絶縁膜を形成する工程と、上記キャパシタ絶縁膜を挟ん
で上記一方の電極の上面,側面および下面に対向する上
部電極を形成する工程とを有することを特徴とする半導
体メモリ素子の製造方法。
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Applications Claiming Priority (1)
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| JP2401637A JP2633395B2 (ja) | 1990-12-12 | 1990-12-12 | 半導体メモリ素子の製造方法 |
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ID=18511475
Family Applications (1)
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