JPH08288472A - 半導体メモリセル及びその製造方法 - Google Patents
半導体メモリセル及びその製造方法Info
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- JPH08288472A JPH08288472A JP7091154A JP9115495A JPH08288472A JP H08288472 A JPH08288472 A JP H08288472A JP 7091154 A JP7091154 A JP 7091154A JP 9115495 A JP9115495 A JP 9115495A JP H08288472 A JPH08288472 A JP H08288472A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 メモリセルの容量を増大させる。
【構成】 メモリセルはワード線５４に電圧がかかり立
ち上がることで選択され、その情報の読み出しと書き込
みを行う。この情報は、ビット線５０を通してメモリセ
ル外部からメモリセルに伝えられたり、外部に情報を伝
えたりする。情報の保持はストレージ電極５３とセルプ
レート電極５５との間に形成される容量部に蓄積された
電荷なので、この容量が大きいほどメモリセルの性能が
良いことになる。ストレージ電極５３の構造を斜めに傾
斜を持つ構造としたので、容量部の面積が増大する。
ち上がることで選択され、その情報の読み出しと書き込
みを行う。この情報は、ビット線５０を通してメモリセ
ル外部からメモリセルに伝えられたり、外部に情報を伝
えたりする。情報の保持はストレージ電極５３とセルプ
レート電極５５との間に形成される容量部に蓄積された
電荷なので、この容量が大きいほどメモリセルの性能が
良いことになる。ストレージ電極５３の構造を斜めに傾
斜を持つ構造としたので、容量部の面積が増大する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリセル及び
その製造方法に関し、特に１トランジスタ／１キャパシ
タ型のダイナミックランダムアクセスメモリセル及びそ
の製造方法に関するものである。
その製造方法に関し、特に１トランジスタ／１キャパシ
タ型のダイナミックランダムアクセスメモリセル及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】図２は、従来の半導体メモリセルを示す
平面図である。図２に示すように、アクティブ領域１上
にワード線２が形成されている。ビット線４は、ビット
コンタクト３を介してトランジスタの片側拡散層である
アクティブ領域１に接続され、ストレージ電極６はキャ
パシタコンタクト５を介して別の拡散層であるアクティ
ブ領域１に接続されている。ストレージ電極６は薄い絶
縁膜を介して図示しないセルプレート電極と容量部を形
成している。図３（ａ），（ｂ）は、図２の半導体メモ
リセルの断面図であり、特に同図（ａ）は、Ａ−Ａ断面
図であり、同図（ｂ）は、Ｂ−Ｂ断面図である。図３
（ａ）及び（ｂ）に示すように、半導体基板１１上に素
子分離間のためのフィールド酸化膜１２が形成されてお
り、ワード線１４はゲート酸化膜１３を介して配置され
ている。ワード線１４の両サイドに拡散層１７があり、
層間絶縁膜１８に開口されたビットコンタクト１９を介
して、ビット線２０は拡散層１７に接続されている。ス
トレージ電極２３は層間絶縁膜２１に開口されたキャパ
シタコンタクト２２を介して、拡散層１７に接続されて
いる。１５は、ワード線１４上の層間絶縁膜、１６はサ
イドウォールである。次に、図３（ａ），（ｂ）のメモ
リセルの動作の説明をする。メモリセルの情報は、スト
レージ電極２３とセルプレート電極２５からなる容量と
して蓄積される。セルはワード線１４に電圧がかかり立
ち上がることで選択され、その情報の読み出しと書き込
みを行う。情報は、ビット線２０を通して、セル外部か
らセルに伝えられたり、外部に情報を伝えたりする。情
報の保持はキャパシタの容量部に蓄積される電荷なの
で、この容量が大きいほどセルの性能が良いことにな
る。図４（ａ）〜（ｇ）及び図５（ａ）〜（ｇ）は、図
３（ａ），（ｂ）の半導体メモリセルの製造方法を示す
工程図であり、特に図４は、図３（ａ）の製造工程図で
あり、図５は、図３（ｂ）の製造工程図である。図３
（ａ）中のＡ１−Ａ１と図３（ｂ）中のＢ１−Ｂ１は同
一面を示している。以下、これらの図を参照しつつ、図
３（ａ），（ｂ）に示す従来の半導体メモリセルの製造
工程（１）〜（７）の説明をする。
平面図である。図２に示すように、アクティブ領域１上
にワード線２が形成されている。ビット線４は、ビット
コンタクト３を介してトランジスタの片側拡散層である
アクティブ領域１に接続され、ストレージ電極６はキャ
パシタコンタクト５を介して別の拡散層であるアクティ
ブ領域１に接続されている。ストレージ電極６は薄い絶
縁膜を介して図示しないセルプレート電極と容量部を形
成している。図３（ａ），（ｂ）は、図２の半導体メモ
リセルの断面図であり、特に同図（ａ）は、Ａ−Ａ断面
図であり、同図（ｂ）は、Ｂ−Ｂ断面図である。図３
（ａ）及び（ｂ）に示すように、半導体基板１１上に素
子分離間のためのフィールド酸化膜１２が形成されてお
り、ワード線１４はゲート酸化膜１３を介して配置され
ている。ワード線１４の両サイドに拡散層１７があり、
層間絶縁膜１８に開口されたビットコンタクト１９を介
して、ビット線２０は拡散層１７に接続されている。ス
トレージ電極２３は層間絶縁膜２１に開口されたキャパ
シタコンタクト２２を介して、拡散層１７に接続されて
いる。１５は、ワード線１４上の層間絶縁膜、１６はサ
イドウォールである。次に、図３（ａ），（ｂ）のメモ
リセルの動作の説明をする。メモリセルの情報は、スト
レージ電極２３とセルプレート電極２５からなる容量と
して蓄積される。セルはワード線１４に電圧がかかり立
ち上がることで選択され、その情報の読み出しと書き込
みを行う。情報は、ビット線２０を通して、セル外部か
らセルに伝えられたり、外部に情報を伝えたりする。情
報の保持はキャパシタの容量部に蓄積される電荷なの
で、この容量が大きいほどセルの性能が良いことにな
る。図４（ａ）〜（ｇ）及び図５（ａ）〜（ｇ）は、図
３（ａ），（ｂ）の半導体メモリセルの製造方法を示す
工程図であり、特に図４は、図３（ａ）の製造工程図で
あり、図５は、図３（ｂ）の製造工程図である。図３
（ａ）中のＡ１−Ａ１と図３（ｂ）中のＢ１−Ｂ１は同
一面を示している。以下、これらの図を参照しつつ、図
３（ａ），（ｂ）に示す従来の半導体メモリセルの製造
工程（１）〜（７）の説明をする。
【０００３】（１） 図４（ａ）、図５（ａ）の工程 シリコン基板１１上にフィールド酸化膜１２を形成す
る。 （２） 図４（ｂ）、図５（ｂ）の工程 ゲート酸化膜１３を形成し、ポリシリコン１４とＣＶＤ
酸化膜１５の積層構造をホトリソエッチング法によりパ
ターニングする。ＬＰ−ＣＶＤ法により厚い酸化膜を堆
積し、ＲＩＥ法によりエッチングしてサイドウォール１
６を形成した後、イオン注入法により拡散層１７を形成
する。 （３） 図４（ｃ）、図５（ｃ）の工程 ＣＶＤ法により、層間絶縁膜１８を堆積し、リフロー
後、ホトリソエッチングによりビットコンタクト１９を
開口する。 （４） 図４（ｄ）、図５（ｄ）の工程 ビット線となるポリシリコンを堆積し、再度ホトリソエ
ッチングによりビット線２０を形成する。 （５） 図４（ｅ）、図５（ｅ）の工程 ＣＶＤ法により、層間絶縁膜２１を堆積して、リフロー
を行った後、キャパシタコンタクト２２を開口する。こ
こでは、通常のＣＶＤ法によるため、図５（ｅ）に示す
ように、ビット線２０上の層間絶縁膜２１は、厚くなら
ずにほぼ平坦面となる。 （６） 図４（ｆ）、図５（ｆ）の工程 ストレージ電極となるポリシリコンを堆積し、ホシリソ
エッチングによりストレージ電極２３を形成する。図５
（ｆ）に示すように、ビット線２０の上方のストレージ
電極２３は、層間絶縁膜２１の形状を反映してほぼ平坦
面となっている。 （７） 図４（ｇ）、図５（ｇ）の工程 薄い窒化膜などからなる絶縁膜２４を成長し、セルプレ
ート電極となるポリシリコン２５を形成するとメモリセ
ルの主要部は完成する。
る。 （２） 図４（ｂ）、図５（ｂ）の工程 ゲート酸化膜１３を形成し、ポリシリコン１４とＣＶＤ
酸化膜１５の積層構造をホトリソエッチング法によりパ
ターニングする。ＬＰ−ＣＶＤ法により厚い酸化膜を堆
積し、ＲＩＥ法によりエッチングしてサイドウォール１
６を形成した後、イオン注入法により拡散層１７を形成
する。 （３） 図４（ｃ）、図５（ｃ）の工程 ＣＶＤ法により、層間絶縁膜１８を堆積し、リフロー
後、ホトリソエッチングによりビットコンタクト１９を
開口する。 （４） 図４（ｄ）、図５（ｄ）の工程 ビット線となるポリシリコンを堆積し、再度ホトリソエ
ッチングによりビット線２０を形成する。 （５） 図４（ｅ）、図５（ｅ）の工程 ＣＶＤ法により、層間絶縁膜２１を堆積して、リフロー
を行った後、キャパシタコンタクト２２を開口する。こ
こでは、通常のＣＶＤ法によるため、図５（ｅ）に示す
ように、ビット線２０上の層間絶縁膜２１は、厚くなら
ずにほぼ平坦面となる。 （６） 図４（ｆ）、図５（ｆ）の工程 ストレージ電極となるポリシリコンを堆積し、ホシリソ
エッチングによりストレージ電極２３を形成する。図５
（ｆ）に示すように、ビット線２０の上方のストレージ
電極２３は、層間絶縁膜２１の形状を反映してほぼ平坦
面となっている。 （７） 図４（ｇ）、図５（ｇ）の工程 薄い窒化膜などからなる絶縁膜２４を成長し、セルプレ
ート電極となるポリシリコン２５を形成するとメモリセ
ルの主要部は完成する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置においては、次のような課題があった。
素子の微細化、高集積化にともなってセルサイズが縮小
化されているので、ストレージ電極の面積が十分とれ
ず、セル容量が小さくなってしまい縮小化に向かないと
いう欠点があった。
半導体記憶装置においては、次のような課題があった。
素子の微細化、高集積化にともなってセルサイズが縮小
化されているので、ストレージ電極の面積が十分とれ
ず、セル容量が小さくなってしまい縮小化に向かないと
いう欠点があった。
【０００５】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、半導体基板上に形成されたストレー
ジ電極と、前記ストレージ電極上に絶縁膜と、前記絶縁
膜上にセルプレートとを備えた半導体メモリセルにおい
て、前記ストレージ電極は、前記半導体基板の主面方向
に対して、斜め上方に傾斜した平面を有している。
を解決するために、半導体基板上に形成されたストレー
ジ電極と、前記ストレージ電極上に絶縁膜と、前記絶縁
膜上にセルプレートとを備えた半導体メモリセルにおい
て、前記ストレージ電極は、前記半導体基板の主面方向
に対して、斜め上方に傾斜した平面を有している。
【０００６】
【作用】第１の発明によれば、以上のように半導体メモ
リセルを構成したので、ストレージ電極は、半導体基板
の主面方法に対して、斜め上方に傾斜した平面を有する
ので、この平面によりストレージ電極の表面積が大きく
なり、ストレージ電極と絶縁膜とセルプレート電極で構
成されるメモリセルの容量がそれだけ大きくなる。従っ
て、前記課題を解決できるのである。
リセルを構成したので、ストレージ電極は、半導体基板
の主面方法に対して、斜め上方に傾斜した平面を有する
ので、この平面によりストレージ電極の表面積が大きく
なり、ストレージ電極と絶縁膜とセルプレート電極で構
成されるメモリセルの容量がそれだけ大きくなる。従っ
て、前記課題を解決できるのである。
【０００７】
【実施例】半導体メモリセルの構造 図１（ａ），（ｂ）は、本発明の実施例の半導体メモリ
セルを示す断面図であり、本実施例の半導体メモリセル
の平面図は、図２と同じであり、特に図１（ａ）は、図
２のＡ−Ａ断面図であり、図１（ｂ）は、図２のＢ−Ｂ
断面図である。図１（ａ）中のＡ２−Ａ２及び図１
（ｂ）中のＢ２−Ｂ２は同一平面を示している。本実施
例の半導体メモリセルが従来の半導体メモリセルと異な
る点は、半導体基板上に形成される容量部のストレージ
電極の主たる部分の形状が基板主面方向に対して、斜め
の角度をもつようにしたことある。半導体基板（例え
ば、Ｐ型シリコン基板）４１上に分離領域としてのフィ
ールド酸化膜４２が形成されており、メモリセルは隣接
する他のセルと電気的に分離されている。ワード線４４
は、ゲート酸化膜４３を介して配置されている。ワード
線４４のトランジスタの両サイドに拡散層（例えば、Ｎ
型拡散層）４７があり、層間絶縁膜４８に開口されたビ
ットコンタクト４９を介してビット線５０はこの拡散層
４７に接続されている。層間絶縁膜５１、５１ａ、５１
ｂに開口されたキャパシタコンタクト５２を介してスト
レージ電極５３、５３ａ，５３ｂは片側の拡散層４７に
接続されている。４５は、層間絶縁膜、４６はＬＤＤ用
のサイドウォールである。
セルを示す断面図であり、本実施例の半導体メモリセル
の平面図は、図２と同じであり、特に図１（ａ）は、図
２のＡ−Ａ断面図であり、図１（ｂ）は、図２のＢ−Ｂ
断面図である。図１（ａ）中のＡ２−Ａ２及び図１
（ｂ）中のＢ２−Ｂ２は同一平面を示している。本実施
例の半導体メモリセルが従来の半導体メモリセルと異な
る点は、半導体基板上に形成される容量部のストレージ
電極の主たる部分の形状が基板主面方向に対して、斜め
の角度をもつようにしたことある。半導体基板（例え
ば、Ｐ型シリコン基板）４１上に分離領域としてのフィ
ールド酸化膜４２が形成されており、メモリセルは隣接
する他のセルと電気的に分離されている。ワード線４４
は、ゲート酸化膜４３を介して配置されている。ワード
線４４のトランジスタの両サイドに拡散層（例えば、Ｎ
型拡散層）４７があり、層間絶縁膜４８に開口されたビ
ットコンタクト４９を介してビット線５０はこの拡散層
４７に接続されている。層間絶縁膜５１、５１ａ、５１
ｂに開口されたキャパシタコンタクト５２を介してスト
レージ電極５３、５３ａ，５３ｂは片側の拡散層４７に
接続されている。４５は、層間絶縁膜、４６はＬＤＤ用
のサイドウォールである。
【０００８】図１（ｂ）に示すように、ビット線５０上
の層間絶縁膜５１ｂの形状が基板主面方向に対して、斜
めの角度（例えば、４５°）となっており、ストレージ
電極５３ｂは、この層間絶縁膜４８ｂの形状を反映し
て、基板主面方向に対して、斜めの角度となっている。
ストレージ電極５３は薄い絶縁膜（例えば、膜厚４ｎｍ
のＳｉ3 Ｎ4 ）５４を介してセルプレート電極５５との
間に容量を形成している。この時、ストレージ電極５３
の一部が基板主面方向に対して、斜めの角度となってい
るので、それだけストレージ電極５３の表面積が大きく
なり、容量部の容量が増大する。次に、図１（ａ），
（ｂ）の半導体メモリセルの動作の説明をする。メモリ
セルはワード線５４に電圧がかかり立ち上がることで選
択され、その情報の読み出しと書き込みを行う。この情
報は、ビット線５０を通してメモリセル外部からメモリ
セルに伝えられたり、外部に情報を伝えたりする。情報
の保持はストレージ電極５３とセルプレート電極５５と
の間に形成される容量部に蓄積された電荷なので、この
容量が大きいほどメモリセルの性能が良いことになる。
ストレージ電極５３の構造を斜めに傾斜を持つ構造とし
たので、容量部の面積が増大する。以上説明したよう
に、本実施例の半導体メモリセルにおいて、ストレージ
電極５３の構造を基板主面方向に対して、斜めの角度と
なっているので、容量部の容量が増大するという利点が
ある。
の層間絶縁膜５１ｂの形状が基板主面方向に対して、斜
めの角度（例えば、４５°）となっており、ストレージ
電極５３ｂは、この層間絶縁膜４８ｂの形状を反映し
て、基板主面方向に対して、斜めの角度となっている。
ストレージ電極５３は薄い絶縁膜（例えば、膜厚４ｎｍ
のＳｉ3 Ｎ4 ）５４を介してセルプレート電極５５との
間に容量を形成している。この時、ストレージ電極５３
の一部が基板主面方向に対して、斜めの角度となってい
るので、それだけストレージ電極５３の表面積が大きく
なり、容量部の容量が増大する。次に、図１（ａ），
（ｂ）の半導体メモリセルの動作の説明をする。メモリ
セルはワード線５４に電圧がかかり立ち上がることで選
択され、その情報の読み出しと書き込みを行う。この情
報は、ビット線５０を通してメモリセル外部からメモリ
セルに伝えられたり、外部に情報を伝えたりする。情報
の保持はストレージ電極５３とセルプレート電極５５と
の間に形成される容量部に蓄積された電荷なので、この
容量が大きいほどメモリセルの性能が良いことになる。
ストレージ電極５３の構造を斜めに傾斜を持つ構造とし
たので、容量部の面積が増大する。以上説明したよう
に、本実施例の半導体メモリセルにおいて、ストレージ
電極５３の構造を基板主面方向に対して、斜めの角度と
なっているので、容量部の容量が増大するという利点が
ある。
【０００９】図１の半導体メモリセルの製造方法 図６（ａ）〜（ｇ）、及び図７（ａ）〜（ｇ）は、図１
（ａ），（ｂ）の製造方法を示す工程図であり、特に図
６（ａ）〜（ｇ）は、図１（ａ）の製造工程図であり、
図７（ａ）〜（ｂ）は、図１（ｂ）の製造工程図であ
る。これらの図を参照しつつ、図１（ａ），（ｂ）の半
導体メモリセルの製造工程（１）〜（７）の説明をす
る。 （１） 図６（ａ），図７（ａ）の工程 Ｐ型シリコン基板４１上に選択酸化法を用いて、フィー
ルド酸化膜４２を形成する。例えば、このフィールド酸
化膜４２は、１０００°ＣＷｅｔ雰囲気で熱酸化し、１
００〜８００ｎｍの厚さに形成する。 （２） 図６（ｂ），図７（ｂ）の工程 熱酸化法により、５〜２０ｎｍの厚さのゲート酸化膜４
３を形成した後、ＬＰＣＶＤ法により、１００〜３００
ｎｍの厚さにポリシリコンを堆積し、リンなどの不純物
を熱拡散法により濃度１〜６Ｅ20ｃｍ-3程度ドープし
て、ポリシンコンに導電性を持たせる。さらに、ポリシ
ンコンの上にＣＶＤ法により、酸化膜を１００〜３００
ｎｍの膜厚に成長し、ホトリソエッチング法により、酸
化膜とポリシリコンを加工し、ワード線４４を形成す
る。次に、イオン注入法により、リン又はＡｓをエネル
ギー５〜３０ｋｅＶ、濃度１〜５Ｅ13ｃｍ-2程度ドープ
する。ＬＰＣＶＤ法により、酸化膜を５０〜３００ｎｍ
成長し、ＲＩＥ法により、酸化膜をエッチングして、サ
イドウォール４６を形成した後、イオン注入法により、
リン又はＡｓをエネルギー１０〜１００ｋｅＶ、濃度１
Ｅ14〜16ｃｍ-2程度ドープし、拡散層４７を形成する。
（ａ），（ｂ）の製造方法を示す工程図であり、特に図
６（ａ）〜（ｇ）は、図１（ａ）の製造工程図であり、
図７（ａ）〜（ｂ）は、図１（ｂ）の製造工程図であ
る。これらの図を参照しつつ、図１（ａ），（ｂ）の半
導体メモリセルの製造工程（１）〜（７）の説明をす
る。 （１） 図６（ａ），図７（ａ）の工程 Ｐ型シリコン基板４１上に選択酸化法を用いて、フィー
ルド酸化膜４２を形成する。例えば、このフィールド酸
化膜４２は、１０００°ＣＷｅｔ雰囲気で熱酸化し、１
００〜８００ｎｍの厚さに形成する。 （２） 図６（ｂ），図７（ｂ）の工程 熱酸化法により、５〜２０ｎｍの厚さのゲート酸化膜４
３を形成した後、ＬＰＣＶＤ法により、１００〜３００
ｎｍの厚さにポリシリコンを堆積し、リンなどの不純物
を熱拡散法により濃度１〜６Ｅ20ｃｍ-3程度ドープし
て、ポリシンコンに導電性を持たせる。さらに、ポリシ
ンコンの上にＣＶＤ法により、酸化膜を１００〜３００
ｎｍの膜厚に成長し、ホトリソエッチング法により、酸
化膜とポリシリコンを加工し、ワード線４４を形成す
る。次に、イオン注入法により、リン又はＡｓをエネル
ギー５〜３０ｋｅＶ、濃度１〜５Ｅ13ｃｍ-2程度ドープ
する。ＬＰＣＶＤ法により、酸化膜を５０〜３００ｎｍ
成長し、ＲＩＥ法により、酸化膜をエッチングして、サ
イドウォール４６を形成した後、イオン注入法により、
リン又はＡｓをエネルギー１０〜１００ｋｅＶ、濃度１
Ｅ14〜16ｃｍ-2程度ドープし、拡散層４７を形成する。
【００１０】（３） 図６（ｃ），図７（ｃ）の工程 常圧ＣＶＤ法により、第１の層間絶縁膜としてリンやボ
ロンを含んだ酸化膜４８を３００〜８００ｎｍの膜厚に
成長する。８００〜１０００°Ｃ窒素雰囲気中で酸化膜
４８のリフローを行った後、ホトリソ・エッチング法に
より、口径０．３〜０．４μｍのビットコンタクト４９
を開口する。 （４） 図６（ｄ），図７（ｄ）の工程 ＣＶＤ法により、ポリシリコンを膜厚５０〜３００ｎｍ
程度堆積し、リンなどの不純物を、濃度１〜６Ｅ20ｃｍ
-3程度ドープして、ポリシンコンに導電性を持たせる。
これは、イオン注入法又は熱拡散法でもよい。その後、
ホトリソ・エッチング法により、ポリシリコンをパター
ニングして、ビット線５０を形成する。 （５） 図６（ｅ），図７（ｅ）の工程 プラズマＣＶＤ法の一つである、バイアスＥＣＲ（Elec
tron Cycrotron Resonance) ＣＶＤ法により、第２の層
間絶縁膜として酸化膜５１，５１ａ，５１ｂを膜厚３０
０〜１０００ｎｍに成長する。バイアスＥＣＲ ＣＶＤ
法は、膜を堆積する時に、基板側にもバイアスを印加す
ることで、堆積した酸化膜をスパッタリングしながら、
成膜する方法である。その特徴としては、溝の低い部分
にスパッタされた酸化膜がたまり、平坦な表面が得られ
るという点である。配線の上部では、両側からスパッタ
リングされるので、三角形状に酸化膜が堆積することに
なる。使用するガスはシラン（Ｓi Ｈ4 ），酸素
（Ｏ2 ），アルゴン（Ａr ）を使用する。したがって、
段差のあるビット線５０上では、一旦堆積された酸化膜
がスパッタリングされて、パターンの凹部（ビット線５
０間）を埋めるように酸化膜が成長するため、図７
（ｅ）に示すように、酸化膜４８上のビット線５０上に
堆積した酸化膜は、基板主面方向に対して、約４５度の
角度で斜めに傾斜するとともに、厚く成長して、三角形
５１ｂの形状となる。その後、ホトリソ・エッチング法
により、口径０．３〜０．４μｍのキャパシタコンタク
ト５２を開口する。
ロンを含んだ酸化膜４８を３００〜８００ｎｍの膜厚に
成長する。８００〜１０００°Ｃ窒素雰囲気中で酸化膜
４８のリフローを行った後、ホトリソ・エッチング法に
より、口径０．３〜０．４μｍのビットコンタクト４９
を開口する。 （４） 図６（ｄ），図７（ｄ）の工程 ＣＶＤ法により、ポリシリコンを膜厚５０〜３００ｎｍ
程度堆積し、リンなどの不純物を、濃度１〜６Ｅ20ｃｍ
-3程度ドープして、ポリシンコンに導電性を持たせる。
これは、イオン注入法又は熱拡散法でもよい。その後、
ホトリソ・エッチング法により、ポリシリコンをパター
ニングして、ビット線５０を形成する。 （５） 図６（ｅ），図７（ｅ）の工程 プラズマＣＶＤ法の一つである、バイアスＥＣＲ（Elec
tron Cycrotron Resonance) ＣＶＤ法により、第２の層
間絶縁膜として酸化膜５１，５１ａ，５１ｂを膜厚３０
０〜１０００ｎｍに成長する。バイアスＥＣＲ ＣＶＤ
法は、膜を堆積する時に、基板側にもバイアスを印加す
ることで、堆積した酸化膜をスパッタリングしながら、
成膜する方法である。その特徴としては、溝の低い部分
にスパッタされた酸化膜がたまり、平坦な表面が得られ
るという点である。配線の上部では、両側からスパッタ
リングされるので、三角形状に酸化膜が堆積することに
なる。使用するガスはシラン（Ｓi Ｈ4 ），酸素
（Ｏ2 ），アルゴン（Ａr ）を使用する。したがって、
段差のあるビット線５０上では、一旦堆積された酸化膜
がスパッタリングされて、パターンの凹部（ビット線５
０間）を埋めるように酸化膜が成長するため、図７
（ｅ）に示すように、酸化膜４８上のビット線５０上に
堆積した酸化膜は、基板主面方向に対して、約４５度の
角度で斜めに傾斜するとともに、厚く成長して、三角形
５１ｂの形状となる。その後、ホトリソ・エッチング法
により、口径０．３〜０．４μｍのキャパシタコンタク
ト５２を開口する。
【００１１】（６） 図６（ｆ）、図７（ｆ）の工程 ＬＰＣＶＤ法により、ポリシリコンを５０〜３００ｎｍ
の膜厚に成長する。イオン注入法又は熱拡散法により、
リンを濃度１〜６Ｅ２０ｃｍ-3でドーピングし、導電性
を持たせる。その後、ホトリソ・エッチング法により、
ポリシリコンを加工し、ストレージ電極５３，５３ａ，
５３ｂを形成する。この時、図７（ｆ）に示すように、
ビット線５０上方のストレージ電極５３ｂは、酸化膜５
１ｂの形状を反映して、基板の主面方向に対して斜め
（約４５°となる）となる。 （７） 図６（ｇ），図７（ｇ）の工程 ＬＰＣＶＤ法により、膜厚５ｎｍのＳｉＮを成長し、キ
ャパシタ用の絶縁膜５４を形成し、さらにＣＶＤ法によ
りポリシリコンを形成し、不純物を１〜６Ｅ２０ｃｍ-3
程度ドーピングし、セルプレート電極５５を形成する。
以上説明したように、本実施例によれば、ストレード電
極５３の形状を斜めに傾斜の持つ構造としたので、従来
の構造に比べて容量部の面積を飛躍的に大きくすること
ができるという利点がある。以下、１６ＭｂＤＲＡＭを
例として具体的な効果について説明をする。
の膜厚に成長する。イオン注入法又は熱拡散法により、
リンを濃度１〜６Ｅ２０ｃｍ-3でドーピングし、導電性
を持たせる。その後、ホトリソ・エッチング法により、
ポリシリコンを加工し、ストレージ電極５３，５３ａ，
５３ｂを形成する。この時、図７（ｆ）に示すように、
ビット線５０上方のストレージ電極５３ｂは、酸化膜５
１ｂの形状を反映して、基板の主面方向に対して斜め
（約４５°となる）となる。 （７） 図６（ｇ），図７（ｇ）の工程 ＬＰＣＶＤ法により、膜厚５ｎｍのＳｉＮを成長し、キ
ャパシタ用の絶縁膜５４を形成し、さらにＣＶＤ法によ
りポリシリコンを形成し、不純物を１〜６Ｅ２０ｃｍ-3
程度ドーピングし、セルプレート電極５５を形成する。
以上説明したように、本実施例によれば、ストレード電
極５３の形状を斜めに傾斜の持つ構造としたので、従来
の構造に比べて容量部の面積を飛躍的に大きくすること
ができるという利点がある。以下、１６ＭｂＤＲＡＭを
例として具体的な効果について説明をする。
【００１２】１６ＭｂＤＲＡＭのセルサイズを１．４×
２．８μｍ2 とすると、ストレージ電極のサイズは１×
２．４μｍ2 である。キャパシタ絶縁膜の実効的な膜厚
（シリコン酸化膜として換算）を４ｎｍとすると、従来
例の場合その容量Ｃ１は、 Ｃ１＝（３．９×８．８５×Ｅ−１４／４０Ｅ−８）×２．４Ｅ−８ ＝ ２．０７Ｅ−１４［Ｆ］ ＝ ２０．７Ｅ［ｆＦ］ ここで、３．９は酸化膜の誘電率、８．８５×Ｅ−１４
は真空の誘電率、４０Ｅ−８は、膜厚［ｃｍ］、２．４
Ｅ−８は、ストレージ電極の面積［ｃｍ2 ］である。一
方、本実施例の構造の場合、斜めの部分を形成する三角
形の底辺の長さを０．３［μｍ］、斜めの辺と底辺との
なす角度を４５°とすると、斜めの辺の長さは、０．３
×２1/2 ［μｍ］となり、ストレージ電極の実効面積は
（０．４＋２×０．３×２1/2 ）×２．４μｍ2 であ
る。その容量Ｃ２は、 Ｃ２＝（３．９×８．８５×Ｅ−１４／４０Ｅ−８）×２．９７６Ｅ−８ ＝２．５７Ｅ−１４［Ｆ］ ＝２５．７［ｆＦ］ となり、従来例に比べて、約２５％の容量増加を得るこ
とができる。なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） Ｐ型シリコン基板を例として説明したが、Ｎ型
を用いても同様の利点が得られる。 （２） 基板もシリコンに限ったものではなく、他の基
板でも十分使用することができる。
２．８μｍ2 とすると、ストレージ電極のサイズは１×
２．４μｍ2 である。キャパシタ絶縁膜の実効的な膜厚
（シリコン酸化膜として換算）を４ｎｍとすると、従来
例の場合その容量Ｃ１は、 Ｃ１＝（３．９×８．８５×Ｅ−１４／４０Ｅ−８）×２．４Ｅ−８ ＝ ２．０７Ｅ−１４［Ｆ］ ＝ ２０．７Ｅ［ｆＦ］ ここで、３．９は酸化膜の誘電率、８．８５×Ｅ−１４
は真空の誘電率、４０Ｅ−８は、膜厚［ｃｍ］、２．４
Ｅ−８は、ストレージ電極の面積［ｃｍ2 ］である。一
方、本実施例の構造の場合、斜めの部分を形成する三角
形の底辺の長さを０．３［μｍ］、斜めの辺と底辺との
なす角度を４５°とすると、斜めの辺の長さは、０．３
×２1/2 ［μｍ］となり、ストレージ電極の実効面積は
（０．４＋２×０．３×２1/2 ）×２．４μｍ2 であ
る。その容量Ｃ２は、 Ｃ２＝（３．９×８．８５×Ｅ−１４／４０Ｅ−８）×２．９７６Ｅ−８ ＝２．５７Ｅ−１４［Ｆ］ ＝２５．７［ｆＦ］ となり、従来例に比べて、約２５％の容量増加を得るこ
とができる。なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） Ｐ型シリコン基板を例として説明したが、Ｎ型
を用いても同様の利点が得られる。 （２） 基板もシリコンに限ったものではなく、他の基
板でも十分使用することができる。
【００１３】
【発明の効果】以上詳細に説明したように、第１〜第３
発明によれば、ストレージ電極は、基板主面方向に対し
て、斜め上方に傾斜した平面を斜め傾斜した平面を有す
るので、メモリセルの容量が増大する。
発明によれば、ストレージ電極は、基板主面方向に対し
て、斜め上方に傾斜した平面を斜め傾斜した平面を有す
るので、メモリセルの容量が増大する。
【図１】本発明の実施例の半導体メモリセルを示す断面
図である。
図である。
【図２】従来の半導体メモリセルの平面図である。
【図３】図２の半導体メモリセルの断面図である。
【図４】図３（ａ）の半導体メモリセルの製造工程図で
ある。
ある。
【図５】図３（ｂ）の半導体メモリセルの製造工程図で
ある。
ある。
【図６】図１（ａ）の半導体メモリセルの製造工程図で
ある。
ある。
【図７】図１（ｂ）の半導体メモリセルの製造工程図で
ある。
ある。
４１ 半導体基板 ４２ フィールド酸化膜 ４３ ゲート酸化膜 ４４ ワード線 ４８，５１，５１ａ，５１ｂ 層間絶縁膜 ５３，５３ａ，５３ｂ ストレージ電極 ５４ 絶縁膜 ５５ セルプレート電極
Claims (4)
- 【請求項１】 半導体基板上に形成されたストレージ電
極と、 前記ストレージ電極上に絶縁膜と、 前記絶縁膜上にセルプレート電極とを、 備えた半導体メモリセルにおいて、 前記ストレージ電極は、 前記半導体基板の主面方向に対して、斜め上方に傾斜し
た平面を有することを特徴とする半導体メモリセル。 - 【請求項２】 半導体基板上に形成されたストレージ電
極と、 前記ストレージ電極上に絶縁膜と、 前記絶縁膜上にセルプレート電極と、 前記ストレージ電極を選択するワード線と、 前記ストレージ電極に情報の書き込み又は読み出しをす
るビット線とを、 備えた半導体メモリセルにおいて、 ビット線上の前記ストレージ電極は、 前記半導体基板の主面方向に対して、斜め上方に傾斜し
た平面を有することを特徴とする半導体メモリセル。 - 【請求項３】 半導体基板上に素子分離のための分離領
域を形成する工程と、 ゲート酸化膜を形成する工程と、 前記ゲート酸化膜上にワード線を形成する工程と、 前記ワード線上に第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜にビットコンタクトを開口する工
程と、 ビット線を形成する工程と、 ＣＶＤ法により前記ビット線上で厚くかつ斜めの形状の
第２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜上にストレージ電極を形成する工
程とを、 含むことを特徴とする半導体メモリセルの製造方法。 - 【請求項４】 前記プラズマＣＶＤ法は、 バイアスＥＣＲ ＣＶＤ法であることを特徴とする請求
項３記載の半導体メモリセルの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7091154A JPH08288472A (ja) | 1995-04-17 | 1995-04-17 | 半導体メモリセル及びその製造方法 |
| KR1019960002511A KR960039381A (ko) | 1995-04-17 | 1996-02-02 | 반도체 메모리 셀 및 그 제조방법 |
| US08/610,752 US5973347A (en) | 1995-04-17 | 1996-03-04 | Semiconductor memory cell having storage electrodes with inclined portions |
| TW085103143A TW294840B (ja) | 1995-04-17 | 1996-03-15 | |
| EP96302411A EP0739036A3 (en) | 1995-04-17 | 1996-04-04 | Semiconductor memory cell and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7091154A JPH08288472A (ja) | 1995-04-17 | 1995-04-17 | 半導体メモリセル及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288472A true JPH08288472A (ja) | 1996-11-01 |
Family
ID=14018604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7091154A Pending JPH08288472A (ja) | 1995-04-17 | 1995-04-17 | 半導体メモリセル及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5973347A (ja) |
| EP (1) | EP0739036A3 (ja) |
| JP (1) | JPH08288472A (ja) |
| KR (1) | KR960039381A (ja) |
| TW (1) | TW294840B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000074263A (ko) * | 1999-05-19 | 2000-12-15 | 김영환 | 반도체장치 및 그의 제조방법 |
| KR100643426B1 (ko) * | 1998-07-28 | 2006-11-13 | 지멘스 악티엔게젤샤프트 | 스택 캐패시터용 테이퍼형 전극 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3749776B2 (ja) | 1997-02-28 | 2006-03-01 | 株式会社東芝 | 半導体装置 |
| JP2001308287A (ja) * | 2000-04-26 | 2001-11-02 | Sharp Corp | 半導体装置、及びその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140389A (en) * | 1988-01-08 | 1992-08-18 | Hitachi, Ltd. | Semiconductor memory device having stacked capacitor cells |
| US5235199A (en) * | 1988-03-25 | 1993-08-10 | Kabushiki Kaisha Toshiba | Semiconductor memory with pad electrode and bit line under stacked capacitor |
| US5381365A (en) * | 1990-01-26 | 1995-01-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having stacked type capacitor and manufacturing method therefor |
| JP2956234B2 (ja) * | 1991-03-01 | 1999-10-04 | 富士通株式会社 | 半導体メモリ装置とその製造方法 |
| TW203146B (ja) * | 1991-03-15 | 1993-04-01 | Gold Star Co | |
| JPH04373168A (ja) * | 1991-06-24 | 1992-12-25 | Sharp Corp | 半導体記憶装置の製造方法 |
| KR950012554B1 (ko) * | 1992-06-24 | 1995-10-18 | 현대전자산업주식회사 | 고집적 반도체소자의 전하저장전극 제조방법 |
| KR960012257B1 (ko) * | 1993-02-12 | 1996-09-18 | 엘지반도체 주식회사 | 반도체 장치의 캐패시터 노드 제조방법 |
| JP3132535B2 (ja) * | 1993-04-02 | 2001-02-05 | 新日本製鐵株式会社 | 半導体メモリの製造方法 |
-
1995
- 1995-04-17 JP JP7091154A patent/JPH08288472A/ja active Pending
-
1996
- 1996-02-02 KR KR1019960002511A patent/KR960039381A/ko active Search and Examination
- 1996-03-04 US US08/610,752 patent/US5973347A/en not_active Expired - Fee Related
- 1996-03-15 TW TW085103143A patent/TW294840B/zh not_active IP Right Cessation
- 1996-04-04 EP EP96302411A patent/EP0739036A3/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100643426B1 (ko) * | 1998-07-28 | 2006-11-13 | 지멘스 악티엔게젤샤프트 | 스택 캐패시터용 테이퍼형 전극 |
| KR20000074263A (ko) * | 1999-05-19 | 2000-12-15 | 김영환 | 반도체장치 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5973347A (en) | 1999-10-26 |
| EP0739036A2 (en) | 1996-10-23 |
| TW294840B (ja) | 1997-01-01 |
| EP0739036A3 (en) | 1999-11-10 |
| KR960039381A (ko) | 1996-11-25 |
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|---|---|---|---|
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