KR100300059B1 - 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 강유전체를 유전막으로 하고, 백금등과 같은 귀금속을 커패시터의 하부전극 재료로 하는 커패시터에 있어서, 제조비용이 낮고 공정이 용이한 커패시터의 제조방법에 관한 것이다.
본발명의 목적을 달성하기 위하여, 반도체 기판(200)위에 콘택홀(203)을 갖는 층간절연막(202)을 형성하고, 상기 콘택홀(203)에 도전성의 플러그(204)를 형성하고, 상기 도전성 플러그(204)주변에 상기 층간절연막(202)을 소정 깊이까지 식각하여 트렌치(207)를 형성하고, 상기 반도체 기판상의 전체 구조위에 제1도전막(208)을 물리적 증착법으로 증착하고, 상기 제1도전막(208)을 마스크 없이 균일한 두께로 상기 트렌치의 저면이 노출될 때까지 에칭하여 상기 트렌치(207)의 측벽 및 상기 층간절연막(202)의 상면에 제1도전막 패턴(208')을 형성하고, 상기 제1도전막 패턴(208') 표면에 유전막(209)을 형성하고, 상기 유전막(209) 표면에 제2도전막(210)을 형성한다.
Description
본발명은 일반적으로는 반도체 소자의 제조방법에 관한 것이고, 특히 강유전체를 유전막으로 한 커패시터의 제조방법에 관한 것이다.
반도체 소자 특히 디램의 집적도를 높이기 위해서는 셀을 구성하고 있는 커패시터와 트랜지스터의 크기 축소가 필수불가결하다. 그러나, 커패시터의 크기를 줄이면 그 용량(capacitance)도 줄어들게 되며, 지나친 커패시터 용량의 감소는 디램이 정상적으로 동작하지 못하게 하는 원인이 된다. 따라서, 커패시터가 반도체 기판에서 차지하는 면적을 줄이면서도 용량의 감소를 줄이기 위한 방법이 여러 가지로 모색되고 있으며, 그러한 방법중의 하나는 커패시터의 형상을 3차원적으로 변형하여 커패시터 전극의 표면적을 늘림으로써 용량을 확대하는 것이다. 3차원 형상의 커패시터 전극을 갖는 종래의 커패시터 제조방법을 도1a 내지 도1e를 참조하여 설명하면 다음과 같다.
먼저 도1a에 도시된 바와 같이, 반도체 기판(100)에 불순물을 도핑하여 다수의 도전층(conductive region)(101)을 형성한다. 다음으로, 상기 반도체 기판(100)위에 층간절연막(102)를 형성하고, 상기 층간절연막(102)을 식각하여 상기 도전층(101)의 위치에 콘택홀(103)을 형성한다. 상기 콘택홀(103) 내부에 도전성 재료로 된 플러그(104)를 형성한다.다음으로, 상기 플러그(104)와 층간절연막(102)의 상면에 배리어 금속막(barrier metal layer)(105)을 형성한다.
다음으로 도1b에 도시된 바와 같이, 배리어 금속막(105)의 상면에 제1 도전막(first conductive film)(106)을 형성한다. 다음으로, 상기 제1도전막(106)의 상면에 상기 플러그(104)가 형성된 위치에 그 플러그(104)와 같은 크기의 마스크 패턴(107)을 형성한다. 상기 마스크 패턴(107)은 상기 제1도전막(106)에 대해 식각선택비가 큰 물질이다.
다음으로, 도1c 와 같이, 상기 반도체 기판(100)상의 전체 구조위에 다시 제1도전막(106)과 같은 재료로 된 제2도전막(미도시)을 형성한 후, 이방성 식각을 진행하여, 상기 마스크 패턴(107)의 양측벽에 상기 도전성의 측벽스페이서(108)를 형성한다. 다음으로, 상기 제1 도전막(106)을 패터닝하여 제1 도전막 패턴(106')을 형성한다.
다음으로 도1d와 같이 마스크 패턴(107)을 제거한다. 그리하여 제1도전막 패턴(106') 및 상기 제1도전막 패턴(106')의 상면 양측 가장자리에 형성된 뿔모양의 측벽 스페이서(108)로 구성된 커패시터 하부전극(109)을 형성한다.
다음으로, 도1e와 같이 커패시터 하부전극(109)의 외표면에 유전막(110)과 제3도전막(커패시터 상부전극)(111)을 순차 형성하여 커패시터를 제조한다.
그러나, 커패시터 전극을 3차원 형상으로 제조하여 커패시터의 용량을 확대하는데는 한계가 있다. 즉 커패시터 전극의 높이가 지나치게 높아지면, 단차가 심해져서 반도체 기판의 표면에 요철이 심하게 형성되고 따라서, 그러한 울퉁불퉁한 표면위에 형성한 박막의 미세가공이 어려울 뿐만 아니라, 또한 평평한 상면에 증착되는 박막과 요부에 증착되는 박막의두께가 달라지기 때문에 반도체 소자의 전기적인 특성을 악화시키고, 심한 경우 단차부에서 박막의 단선이 발생하여 반도체 소자의 신뢰성에 악영향을 주게된다.
그러한 문제를 해결하기 위한 커패시터의 용량 감소의 또다른 대책으로서는 유전막의 재료를 유전율이 높은 재료로 대치하는 방법이 있다. 현재 상용화 되어 있는 디램의 커패시터에 일반적으로 이용되고 있는 유전체 박막은 실리콘산화막, 질화막등이다. 그것을 유전율이 높은 (Ba,Sr)TiO3, Pb(Zr, Ti)O3등과 같은 강유전체로 대치하는 방법이 연구되어 그러한 강유전체를 채용하여 커패시터를 제조한 제품도 샘플 출하되고 있다. 그러나 상기 (Ba,Sr)TiO3, Pb(Zr, Ti)O3등과 같은 강유전체 박막을 유전체로 이용하기 위해서는, 커패시터의 하부전극 재료와 상기 강유전체에 포함되어 있는 산소가 고온에서 반응하여 커패시터 하부전극의 표면에 산화막이 형성되는 문제를 해결해야 하는 문제점이 있었다. 따라서 상기 강유전체를 커패시터의 유전체로 채택하는 공정에서는, 백금(Pt)과 같이 산화되기 어려운 재료, 또는 산화되기는 하지만 전도성 산화막을 형성하는 루테늄(Ru), 이리듐(Ir)등과 같은 도전성 박막을 커패시터의 하부전극 재료로 채택하는 것에 대해 연구가 진전되었다.
그러나, 상기 Pt, Ru, Ir등을 커패시터의 하부전극으로 채용하는데에는 또다른 어려움이 남아있다. 즉, 그러한 재료들은 식각이 잘 되지 않으므로 고집적 회로 소자의 제조에 요구되는 미세형상으로의 가공이 어렵다는 문제가 그것이다.즉 포토리소그라피 및 식각공정을 통하여 미세 형상가공이 어려운 문제점이 있다. 또한 그러한 재료의 박막의 식각공정에서 마스크로 이용되는 포토레지스트에 대해 식각선택비가 높지 않기 때문에, 원하는 형태로 그러한 박막을 가공(식각)하기 위해서는 포토레지스트막을 두껍게 형성해야 했다. 그리고 지나치게 두꺼운 포토레지스트막은 현재 개발된 사진묘화공정으로는 해상하는데 한계가 있다. 또다른 문제로서는, 식각 공정이 주로 물리적인 작용에 의해 이루어 지는데, 그러한 식각공정 동안에 하부전극으로 채용한 재료들이 포토 레지스트막 또는 식각된 하부전극재료의 측벽에 퇴적되어, 식각공정이 완료된 후 포토레지스트를 제거한 후에도 하부전극의 주변에 얇은 막을 형성하여 반도체 소자의 신뢰성에 악영향을 미치는 문제가 있었다.
본발명은 상기 문제점을 해결하기 위해 안출한 것으로, 커패시터 하부전극의 높이를 종래보다 낮추면서도 커패시터 용량을 높이기 위해 유전율이 높은 강유전체를 채택하고, 또한 커패시터의 하부전극 재료의 포토리소그라피 및 식각 공정의 어려움을 해소하여 신뢰성이 높은 대용량 커패시터의 제조방법을 제공하는 것을 목적으로 한다.
본발명의 목적을 달성하기 위하여, 반도체 기판 표면에 도전층을 형성하는 공정과; 상기 반도체 기판상에 층간절연막을 형성하는 공정과; 상기 층간절연막을 식각하여 상기 도전층의 위치에 콘택홀을 형성하는 공정과; 상기 콘택홀내에 도전성의 플러그를 형성하는 공정과; 상기 층간절연막을 소정깊이까지 식각하여 트렌치를 형성하는 공정과; 상기 트렌치를형성하는 공정에서 얻어진 구조물위에 물리적인 증착방법을 이용하여 제1도전막을 형성하는 공정과; 상기 제1도전막을 균일한 두께로 이방성 식각하여 커패시터의 하부전극을 형성하는 공정과; 상기 커패시터의 하부전극 표면에 유전막과 제2도전막을 차례로 증착하는 공정을 포함하는 커패시터 제조방법을 제공한다.
또한 본발명의 목적을 달성하기 위하여, 상기 도전성 플러그 상에 배리어 금속막을 형성하는 공정을 포함하는 커패시터 제조방법을 제공한다.
또한, 본발명의 목적을 달성하기 위하여, 상기 유전막의 재료는 강유전체이고, 제1도전막은 백금(Pt), 루테늄(Ru), 이리듐(Ir), RuO2, IrO2중의 어느 하나인 것이 바람직하다.
또한 본발명의 목적을 달성하기 위하여, 상기 강유전체는 (Ba,Sr)TiO3, Pb(Zr, Ti)O3중의 어느하나인 것이 바람직하다.
또한, 본발명의 목적을 달성하기 위하여, 반도체 기판 표면에 도전층을 형성하는 공정과; 상기 반도체 기판상에 층간절연막을 형성하는 공정과; 상기 층간절연막을 식각하여 상기 도전층의 위치에 콘택홀을 형성하는 공정과; 상기 콘택홀내에 플러그를 형성하는 공정과; 상기 층간절연막의 하부의 일부를 남겨두고 상기 층간절연막을 소정 깊이까지 식각하여 플러그의 일부를 노출시키는 공정과; 상기 플러그의 돌출된 부분의 측벽에 측벽 스페이서를 형성하는 공정과; 상기 플러그의 돌출된 부분의 측벽스페이서 및 상기 플러그 상에 커패시터의 하부전극을 형성하는 공정과; 상기 커패시터의 하부전극 표면에 유전막과 커패시터의 상부전극을 형성하는 공정을 포함하는 커패시터 제조방법을 제공한다.
도1은 종래 커패시터 제조공정 순서를 도시한 반도체 기판의 부분 종단면도이다.
도2는 본발명의 제1실시례에 따른 커패시터 제조공정 순서를 도시한 반도체 기판의 부분 종단면도이다.
도3은 본발명의 제2실시례에 따른 커패시터 제조공정 순서를 도시한 반도체 기판의 부분 종단면도이다.
***** 도면부호의 간단한 설명 *****
100, 200, 300 : 반도체 기판 101, 201, 301 : 도전층
102, 202, 302 : 층간절연막 103, 203, 304 : 콘택홀
104, 204, 304 : 플러그 105, 205, 307 : 배리어 금속막
106 : 제1도전막 106' : 제1도전막 패턴
107 : 마스크 패턴 108 : 측벽스페이서
109 : 커패시터 하부전극 110 : 유전막
111 : 제3도전막(커패시터 상부전극) 206 : 포토레지스트막 패턴
207 : 트렌치 208 : 제1도전막
208' : 제1도전막 패턴(커패시터 하부전극)
209 : 유전막 210 : 제2도전막(커패시터 상부전극)
305 : 절연막 305' : 측벽 스페이서
308 : 제1도전막
308' : 제1도전막 패턴(커패시터 하부전극)
309 : 유전막 310 : 제2도전막(커패시터 상부전극)
본발명의 커패시터 제조방법의 제1실시례를 도2a 내지 도2g를 참조하여 설명하면 다음과 같다.
먼저 도2a에 도시된 바와 같이, 반도체 기판(200)내에 불순물을 주입하여 도전층(201)을 형성한다. 다음으로, 상기 반도체 기판(200)의 상면에 화학증착법을 이용하여 실리콘산화막으로 층간절연막(202)을 형성한다. 다음으로 상기 층간절연막(202)을 식각하여 상기 도전층(201)의 위치에 콘택홀(203)을 형성한다. 상기 콘택홀(203)의 내부 및 상기 층간절연막(202)위에 저압화학증착법으로 인(P)이 도핑되어 있는 폴리실리콘층을 형성한 다음 균일한 두께로 상기 폴리실리콘층을 식각하여 콘택홀(203)내에 도전성 플러그(204)를 형성한다. 다음으로 상기 층간절연막(202) 및 상기 플러그(204)위에 배리어 금속막(205)을 형성한다. 상기 배리어 금속막(205)의 재료로는 TiN, WN, TiSiN, WSiN등의 어느하나를 이용하는 것이 바람직하다.
다음으로 도2b에 도시된 바와 같이, 상기 배리어 금속막(205)위에 포토레지스트막을 형성한 후 패터닝하여, 상기 플러그(204)를 완전히 덮는 포토레지스트 패턴(206)을 형성한다. 즉 상기 포토레지스트 패턴(206)의 크기는 상기 플러그(204)보다 크게 형성한다. 상기 포토레지스트 패턴(206)이 형성된 위치는 이후의 공정에서 커패시터의 하부전극의 위치가 된다.
다음으로 도2c와 같이 상기 포토레지스트 패턴(206)을 마스크로 하여 상기 층간절연막(202)을 소정깊이 만큼 식각하여 트렌치(207)를 형성한다. 식각된 층간절연막(202)의 측벽 즉 트렌치(207)의 측벽에 커패시터의 하부전극이 형성되므로, 트렌치(207)의 깊이가 깊어질수록 커패시터의 표면적이 증가되는 효과가 있다.
다음으로 도2d 와 같이 상기 포토레지스트 패턴(206)을 제거한다.
다음으로 도2e와 같이, 상기 반도체 기판(200)위의 전체 구조위에 백금(Pt), Ru(루테늄), Ir(이리듐), RuO2, IrO2중의 어느 하나 또는 이들의 합금으로 된 제1도전막(208)막을 스퍼터링법, 이빔(e-baem) 증발법과 같은 물리적 증착법 으로 형성한다. 이때, 트렌치(207)의 측벽에 형성되는 제1도전막(208)의 두께가 100Å 이상이 되도록 한다. 단차를 갖는 반도체 기판위에 물리적인 증착법을 적용하여 막을 증착하면 도2e와 같은 형상으로 막이 증착된다. 즉 트렌치(207)의 저면(저단차부) 및 측벽에는 제1도전막이 얇게 증착이 되고, 반도체 기판상의 고단차부(즉 금속배리어막(205))의 상면에는 두꺼운 막이 증착 된다. 그이유는 물리적인 증착법은 화학적인 증착법과 달리 막을 이루는 재료의 입자(원자)들이 반도체 기판위에 수직으로 떨어지면서 쌓이게 되는데, 이때 그러한 입자들이 고단차부의 상면에는 많이 쌓이는 반면, 고단차부에 의해 입자의 진행이 방해를 받는등의 원인으로 저단차부(트렌치의 저면)까지 잘 도달하지 못하기 때문이다. 따라서 트렌치(207) 내부(측벽 및 저면)에 형성되는 제1도전막(208)의 두께는 트렌치(207) 주변의 고단차부의 상면에형성되는 막보다 두껍다.
한편, 화학증착법에 의해 형성된 막의 형상은 상기 물리적인 막 증착법과는 그 양상이 다르다. 화학증착법에 의한 증착에서는 화학작용을 통하여 박막이 증착되므로, 트렌치의 내부에도 비교적 두꺼운 막이 형성 된다. 따라서, 본발명의 목적을 달성하기 위해서는 화학증착법 보다는 물리적인 증착법에 의해 제1도전막을 형성하는 것이 바람직하다.
다음으로 도2e의 전체 구조에 대해, 트렌치(207)의 저면에 형성된 제1도전막(208)이 모두 제거되어 트렌치(207) 저면 즉 층간절연막(202)의 상면이 노출될 때까지 이방성식각을 실시한다. 그러한 식각공정을 진행하면 트렌치(207) 저면에 증착된 제1도전막(208)의 두께가 매우 얇기 때문에, 도2f와 같이, 트렌치 저면의 제1도전막(208)은 모두 식각되어 제거되고, 트렌치(207)의 측벽과 배리어 금속막(205) 상면에 형성된 제1도전막(208)이 남아서 결과적으로 제1도전막 패턴(208')이 형성된다. 그러한 제1도전막 패턴(208')을 커패시터의 하부전극(208')이라 한다. 이상 설명한 바와 같이, 본발명에서는 커패시터 하부전극을 형성하기 위한 미세가공기술(포토리소그라피 및 식각공정)을 적용하지 않아도 된다. 즉 도전막을 형성한 다음 균일한 두께로 전면 에칭을 함으로써 용이하게 커패시터의 하부전극을 형성할 수 있는 장점이 있다.
다음으로, 도2g와 같이, 도2f의 전체 구조위에 (Ba,Sr)TiO3, Pb(Zr, Ti)O3와 같은 강유전체를 재료로 한 유전막(209)과폴리실리콘, 텅스텐, 알루미늄, 몰리브덴, 백금(Pt), 루테늄(Ru), 이리듐(Ir), RuO2, IrO2,오스뮴(Os), 로듐(Rh), 팔라듐(Pd) 또는 그 합금중의 어느 하나의 도전성 재료의 제2도전막(커패시터 상부전극)(210)을 차례로 증착하여, 본발명의 제1실시례에 따른 커패시터 제조방법을 완료한다.
다음으로, 본발명의 제2실시례에 따른 커패시터 제조방법에 대해 도3a 내지 도3g을 참조하여 설명한다.
먼저 도3a에 도시된 바와 같이, 반도체 기판(300)내에 불순물을 주입하여 다수의 도전층(301)을 형성한다. 다음으로, 상기 반도체 기판(300)의 상면에 화학증착법을 이용하여 실리콘산화막으로 층간절연막(302)을 형성한다. 다음으로 상기 층간절연막(302)을 식각하여 상기 도전층(301)의 위치에 콘택홀(303)을 형성한다. 상기 콘택홀(303)의 내부 및 상기 층간절연막(302)위에 저압화학증착법으로 인(P)이 도핑되어 있는 폴리실리콘층을 형성한 다음 균일한 두께로 상기 폴리실리콘층을 식각하여 콘택홀(303)내에 도전성의 플러그(304)를 형성한다.
다음으로 도3b와 같이, 상기 플러그(304)를 마스크로하여 층간절연막(302)을 소정 깊이 만큼 식각하여, 상기 플러그(304)가 층간절연막(302) 상면 보다 위로 돌출되도록 한다.
다음으로 도3c와 같이 상기 도3b의 전체 구조위에 화학기상증착법으로 실리콘 산화막과 같이 상기 플러그(304)와 쉽게 반응하지 않는 물질을 재료로 하여 절연막(305)을 형성한다.
다음으로 도3d와 같이 상기 절연막(305)을 마스크 패턴없이 균일한 두께로 식각하여 상기 플러그(304)의 양측벽에 측벽스페이서(305')를 형성한다.
다음으로, 도3d에 도시된 바와 같이, 상기 플러그(304)의 상면에 배리어 금속막(307)을 선택적으로 형성한다.
다음으로 도3d의 전체구조위에 스퍼터링, 이빔 증발법등과 같은 물리적층착법으로 제1 도전막(308)을 형성한다. 상기 제1 도전막(308)의 재료는 백금(Pt), 루테늄(Ru), 이리듐(Ir), 오스뮴(Os), 로듐(Rh), 팔라듐(Pd)중의 어느하나 이거나, 그중 어느하나의 산화물인 것이 바람직하다. 이때 제1도전막(308)은 배리어 금속막(307)의 상면 및 측벽 스페이서(305')의 상면에 두껍게 형성이 되고, 저단차부 즉 층간절연막(302)의 상면에는 얇게 형성이 된다. 그이유는 본발명의 제1실시례에서 설명한 바와 같다.
다음으로 상기 도전막을 마스크 없이 비등방성 식각하여 상기 측벽스페이서(305')의 측벽과 상기 배리어 금속막(307)의 상면에만 상기 도전막 패턴(308')을 남도록 하여 커패시터의 하부전극(308')을 제조한다.
다음으로 도3g와 같이, 상기 커패시터의 하부전극(308')의 상면에 (Ba,Sr)TiO3, Pb(Zr, Ti)O3와 같은 강유전체를 재료로 한 유전막(309)과 폴리실리콘, 텅스텐, 알루미늄, 몰리브덴, 백금(Pt), 루테늄(Ru), 이리듐(Ir), RuO2, IrO2,오스뮴(Os), 로듐(Rh), 팔라듐(Pd) 또는 그 합금과 같은 도전성 재료의 제2도전막(커패시터 상부전극)(310)을 차례로증착하여, 본발명의 제2실시례에 따른 커패시터의 제조를 완료한다.
종래의 커패시터의 제조방법에서는 커패시터의 하부전극을 형성하기 위하여, 고가의 귀금속의 도전성 재료를 두껍게 형성한 후, 포토 에칭 공정을 이용하여 패터닝함으로써 커패시터의 전극으로 사용하는 귀금속 재료의 낭비로 인하여 제조비용이 높았다. 본발명의 제조방법에 따르면, 커패시터 하부전극 형성을 위한 귀금속막의 형성시 박막을 형성하게 되므로 커패시터의 제조단가가 낮아지는 효과가 있다.
또한, 하부전극을 형성하기 위한 도전막을 얇게 증착하기 때문에, 종래의 두꺼운 도전막을 식각하는데 비하여 식각 시간을 단축할 수 있다.
또한, 종래에는 두꺼운 전극 물질을 식각하기 위해서 레지스트막의 두께를 두껍게 형성할 필요가 있었기 때문에, 해상력이 낮았으나, 하부전극층의 두께가 얇기 때문에 레지스트막의 두께도 얇아져서 공정이 용이해지는 효과가 있다.
또한 본발명에서는 커패시터의 하부전극을 형성하기 위한 공정에서, 포토 리소그라피와 식각을 이용한 미세가공 공정 대신에, 이방성식각법에 의한 전면 에칭을 실시하면 되므로 커패시터 하부전극 형성공정이 용이해지는 효과가 있다.
Claims (7)
- 반도체 기판내에 도전층을 형성하는 공정과;상기 반도체 기판상에 절연막을 형성하는 공정과;상기 절연막을 식각하여 상기 도전층상에 컨택홀을 형성하는 공정과;상기 콘택홀내에 도전성의 플러그를 형성하는 공정과;상기 도전성의 플러그가 형성된 구조의 전면에 배리어 금속막을 형성한 후 상기 절연막을 소정깊이 까지 식각하여 트렌치를 형성하는 공정과;상기 트렌치를 형성하는 공정에서 얻어진 구조의 전면에 물리적 증착법으로 도전막을 형성하는 공정과;상기 도전막을 이방성 식각하여 하부전극을 형성하는 공정과;상기 하부전극 표면에 유전막과 상부전극을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 커패시터 제조방법.
- 제1항에 있어서, 상기 도전막을 형성하는 공정은, 백금(Pt), 루테늄(Ru), 이리듐(Ir), RuO2, IrO2중의 어느 하나의 재료를 사용하여 이루어진 것을 특징으로 하는 커패시터 제조방법.
- 제1항에 있어서, 상기 유전막을 형성하는 공정은, (Ba,Sr)TiO3, Pb(Zr, Ti)O3중의 어느하나를 사용하여 이루어진 특징으로 하는 커패시터 제조방법.
- 제1항에 있어서, 상기 상부전극을 형성하는 공정은, 텅스텐, 알루미늄, 몰리브덴, 백금(Pt), 루테늄(Ru), 이리듐(Ir), RuO2, IrO2,오스뮴(Os), 로듐(Rh), 팔라듐(Pd) 또는 그 합금중의 어느하나를 사용하여 이루어진 것을 특징으로 하는 커패시터 제조방법.
- 제1항에 있어서, 상기 도전막을 형성하는 공정은, 스퍼터링 방법으로 이루어진 것을 특징으로 하는 커패시터 제조방법.
- 제1항에 있어서, 상기 도전막을 형성하는 공정은, 상기 플러그상면에 형성되는 두께가 상기 트렌치내면에 형성되는 두께보다 두껍도록 형성하는 공정인 것을 특징으로 하는 커패시터 제조방법.
- 제1항에 있어서, 상기 트렌치를 형성하는 공정은, 상기 플러그를 마스크로하여 상기 절연막을 식긱하는 공정과, 상기 플러그 측면에 측벽 스페이서를 형성하는 공정으로 이루어진 것을 특징으로 하는 커패시터 제조방법.
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