JP2795250B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 229910052721 tungsten Inorganic materials 0.000 claims description 42
- 239000010937 tungsten Substances 0.000 claims description 42
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 41
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 38
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 230000004888 barrier function Effects 0.000 claims description 26
- 238000005530 etching Methods 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 21
- 239000011229 interlayer Substances 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 12
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 239000010410 layer Substances 0.000 claims description 5
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 4
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 8
- 229910001936 tantalum oxide Inorganic materials 0.000 description 7
- 239000002245 particle Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にキャパシタ電極に高融点金属
材料を用いたＤＲＡＭ等の半導体記憶装置およびその製
造方法に関するものである。
その製造方法に関し、特にキャパシタ電極に高融点金属
材料を用いたＤＲＡＭ等の半導体記憶装置およびその製
造方法に関するものである。
【０００２】
【従来の技術】近年、ＤＲＡＭの高集積化が進むにつれ
て、セルの容量を確保することが重要かつ困難な問題と
なってきている。セル容量を確保する手段として、
（１）容量絶縁膜の薄膜化、（２）蓄積電極の表面積の
増大、といった２つの方法がある。そこで、容量絶縁膜
を薄膜化するために、絶縁膜として従来よく用いられて
きたシリコン窒化膜よりも比誘電率の高い材料を用いる
方法がある。
て、セルの容量を確保することが重要かつ困難な問題と
なってきている。セル容量を確保する手段として、
（１）容量絶縁膜の薄膜化、（２）蓄積電極の表面積の
増大、といった２つの方法がある。そこで、容量絶縁膜
を薄膜化するために、絶縁膜として従来よく用いられて
きたシリコン窒化膜よりも比誘電率の高い材料を用いる
方法がある。
【０００３】容量絶縁膜に比誘電率が高い材料を用いた
半導体装置が、特開平３−１３６３６１号公報に開示さ
れている（以下、従来例１と称する）。図３はその半導
体装置の構造を示す図であって、容量絶縁膜１として酸
化タンタル（Ｔａ2Ｏ5）を使用している。このように酸
化タンタル膜を用いた場合、容量下部電極２（蓄積電
極）としてはタングステン（Ｗ）を用いている。これ
は、容量絶縁膜１を形成する際の酸化処理時に容量下部
電極２が酸化され、蓄積容量値が低下するのを防止する
ためである。一般的に、比誘電率が高い材料に対する蓄
積電極は、タングステンのような高融点金属材料を用い
る場合が多い。
半導体装置が、特開平３−１３６３６１号公報に開示さ
れている（以下、従来例１と称する）。図３はその半導
体装置の構造を示す図であって、容量絶縁膜１として酸
化タンタル（Ｔａ2Ｏ5）を使用している。このように酸
化タンタル膜を用いた場合、容量下部電極２（蓄積電
極）としてはタングステン（Ｗ）を用いている。これ
は、容量絶縁膜１を形成する際の酸化処理時に容量下部
電極２が酸化され、蓄積容量値が低下するのを防止する
ためである。一般的に、比誘電率が高い材料に対する蓄
積電極は、タングステンのような高融点金属材料を用い
る場合が多い。
【０００４】一方、蓄積電極の表面積を増加させる半導
体装置の製造方法が、特開平３−６９１６２号公報に開
示されている（以下、従来例２と称する）。図４はその
方法により製造された半導体装置を示す図である。本方
法は、蓄積電極４をポリシリコンで形成した後、その側
壁に再度ポリシリコンを形成してサイドウォール５とす
ることによって、蓄積電極の表面積を増加させる方法で
ある。通常、蓄積電極間の間隔は露光装置の解像限界で
決定するが、側壁にポリシリコンを成長させることによ
り、蓄積電極間の間隔をその解像限界で決まる間隔より
も小さくすることができ、蓄積電極の表面積を有効に増
加させることができる。しかしながら、この方法は、蓄
積電極の側壁のみにポリシリコンを形成するのが困難で
ある、という欠点を持っている。
体装置の製造方法が、特開平３−６９１６２号公報に開
示されている（以下、従来例２と称する）。図４はその
方法により製造された半導体装置を示す図である。本方
法は、蓄積電極４をポリシリコンで形成した後、その側
壁に再度ポリシリコンを形成してサイドウォール５とす
ることによって、蓄積電極の表面積を増加させる方法で
ある。通常、蓄積電極間の間隔は露光装置の解像限界で
決定するが、側壁にポリシリコンを成長させることによ
り、蓄積電極間の間隔をその解像限界で決まる間隔より
も小さくすることができ、蓄積電極の表面積を有効に増
加させることができる。しかしながら、この方法は、蓄
積電極の側壁のみにポリシリコンを形成するのが困難で
ある、という欠点を持っている。
【０００５】そこで、蓄積電極の側壁にポリシリコンを
容易に形成する方法が、特開平３−１６５５５２号公報
に開示されている（以下、従来例３と称する）。図５は
その方法により製造された半導体装置を示す図である。
本方法は、容量蓄積電極７を形成する際に電極７上面に
酸化膜８を形成しておき、その後、全面にポリシリコン
を形成し、全面をエッチバックする。このエッチバック
の際、先に形成した酸化膜８がエッチングストッパーと
なるため、側壁のポリシリコンサイドウォール９を安定
して形成することができる。
容易に形成する方法が、特開平３−１６５５５２号公報
に開示されている（以下、従来例３と称する）。図５は
その方法により製造された半導体装置を示す図である。
本方法は、容量蓄積電極７を形成する際に電極７上面に
酸化膜８を形成しておき、その後、全面にポリシリコン
を形成し、全面をエッチバックする。このエッチバック
の際、先に形成した酸化膜８がエッチングストッパーと
なるため、側壁のポリシリコンサイドウォール９を安定
して形成することができる。
【０００６】
【発明が解決しようとする課題】ところで、従来例１で
使用したタングステン電極を基にして、従来例２の技術
を組み合わせ、ポリシリコンの代わりに側壁にタングス
テンサイドウォールを形成することにより容量の増加を
検討した場合、以下のような問題点がある。すなわち、
蓄積電極の存在しない部分では層間膜（シリコン酸化
膜）が露出しているが、タングステンとシリコン酸化膜
の密着性が悪いため、全面にタングステンを成長させた
際にタングステンの剥れが発生し、パーティクルとなっ
てデバイスの歩留まりを低下させてしまう、という問題
がある。
使用したタングステン電極を基にして、従来例２の技術
を組み合わせ、ポリシリコンの代わりに側壁にタングス
テンサイドウォールを形成することにより容量の増加を
検討した場合、以下のような問題点がある。すなわち、
蓄積電極の存在しない部分では層間膜（シリコン酸化
膜）が露出しているが、タングステンとシリコン酸化膜
の密着性が悪いため、全面にタングステンを成長させた
際にタングステンの剥れが発生し、パーティクルとなっ
てデバイスの歩留まりを低下させてしまう、という問題
がある。
【０００７】また、従来例３のように、サイドウォール
形成時のエッチングストッパーとしてシリコン酸化膜を
使用すると、このシリコン酸化膜と蓄積電極のタングス
テンが反応を起こす。そして、仮にタングステン中にシ
リコン（Ｓｉ）が含まれると、容量絶縁膜である酸化タ
ンタル膜の電気的特性が劣化する。また、このエッチン
グストッパーを除去する工程が必要となる上、エッチン
グストッパーも下地層間膜もシリコン酸化膜であるた
め、エッチングストッパーを除去する際に下地の層間膜
にくびれが生じ、容量膜の電気的特性が劣化する、とい
う問題がある。
形成時のエッチングストッパーとしてシリコン酸化膜を
使用すると、このシリコン酸化膜と蓄積電極のタングス
テンが反応を起こす。そして、仮にタングステン中にシ
リコン（Ｓｉ）が含まれると、容量絶縁膜である酸化タ
ンタル膜の電気的特性が劣化する。また、このエッチン
グストッパーを除去する工程が必要となる上、エッチン
グストッパーも下地層間膜もシリコン酸化膜であるた
め、エッチングストッパーを除去する際に下地の層間膜
にくびれが生じ、容量膜の電気的特性が劣化する、とい
う問題がある。
【０００８】本発明は、上記の課題を解決するためにな
されたものであって、容量の増加を図るために蓄積電極
にタングステン等の高融点金属材料を用いた場合でも、
その側壁にサイドウォールを容易に形成することがで
き、かつ高融点金属膜の剥れ等の問題を回避することの
できる半導体装置およびその製造方法を提供することを
目的とする。
されたものであって、容量の増加を図るために蓄積電極
にタングステン等の高融点金属材料を用いた場合でも、
その側壁にサイドウォールを容易に形成することがで
き、かつ高融点金属膜の剥れ等の問題を回避することの
できる半導体装置およびその製造方法を提供することを
目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、２種類以上の材料からな
る多層の導電膜で構成され、その最上層が金属である容
量蓄積電極を有する半導体装置において、最上層の金属
の側壁にサイドウォールが形成され、最上層の金属より
下方に位置する導電膜のうち少なくとも１層の導電膜が
サイドウォールの下部にまで延在し、その導電膜が最上
層の金属に対して下地との反応を防止するとともに密着
性を向上させるためのバリア金属であることを特徴とす
るものである。
めに、本発明の半導体装置は、２種類以上の材料からな
る多層の導電膜で構成され、その最上層が金属である容
量蓄積電極を有する半導体装置において、最上層の金属
の側壁にサイドウォールが形成され、最上層の金属より
下方に位置する導電膜のうち少なくとも１層の導電膜が
サイドウォールの下部にまで延在し、その導電膜が最上
層の金属に対して下地との反応を防止するとともに密着
性を向上させるためのバリア金属であることを特徴とす
るものである。
【００１０】また、本発明の半導体装置の製造方法は、
シリコン基板上に層間膜を介してバリア金属となる第１
の導電膜を形成する工程と、第１の導電膜上に蓄積電極
本体となる第２の導電膜を形成する工程と、第２の導電
膜上に第１の導電膜と同時にエッチング除去でき、かつ
これをエッチング除去する際のエッチング時間が少なく
とも第１の導電膜がエッチング除去される時間以上とな
るような膜厚の、後のエッチバック時のストッパーとし
て機能する第３の導電膜を形成する工程と、第１の導電
膜を残し第２、第３の導電膜をエッチングして蓄積電極
本体としてパターニングする工程と、全面に第４の導電
膜を形成する工程と、第３の導電膜をエッチバックスト
ッパーとして全面をエッチバックし少なくとも第４の導
電膜を第２の導電膜の側壁に残存させることにより蓄積
電極本体にサイドウォールを付加する工程と、第２、第
４の導電膜の下方以外の部分の第１の導電膜と第３の導
電膜を同時にエッチング除去する工程、を有することを
特徴とするものである。
シリコン基板上に層間膜を介してバリア金属となる第１
の導電膜を形成する工程と、第１の導電膜上に蓄積電極
本体となる第２の導電膜を形成する工程と、第２の導電
膜上に第１の導電膜と同時にエッチング除去でき、かつ
これをエッチング除去する際のエッチング時間が少なく
とも第１の導電膜がエッチング除去される時間以上とな
るような膜厚の、後のエッチバック時のストッパーとし
て機能する第３の導電膜を形成する工程と、第１の導電
膜を残し第２、第３の導電膜をエッチングして蓄積電極
本体としてパターニングする工程と、全面に第４の導電
膜を形成する工程と、第３の導電膜をエッチバックスト
ッパーとして全面をエッチバックし少なくとも第４の導
電膜を第２の導電膜の側壁に残存させることにより蓄積
電極本体にサイドウォールを付加する工程と、第２、第
４の導電膜の下方以外の部分の第１の導電膜と第３の導
電膜を同時にエッチング除去する工程、を有することを
特徴とするものである。
【００１１】上記の方法において、エッチバックストッ
パーとして用いる第３の導電膜を形成することなく、第
４の導電膜を全面に形成し、エッチバックを行うように
してもよい。そして、第１の導電膜の材料としては窒化
チタンを、第２の導電膜の材料としては、タングステン
またはタングステンを含む金属、もしくは白金または白
金を含む金属、もしくはルテニウムまたは酸化ルテニウ
ムを用いることができる。
パーとして用いる第３の導電膜を形成することなく、第
４の導電膜を全面に形成し、エッチバックを行うように
してもよい。そして、第１の導電膜の材料としては窒化
チタンを、第２の導電膜の材料としては、タングステン
またはタングステンを含む金属、もしくは白金または白
金を含む金属、もしくはルテニウムまたは酸化ルテニウ
ムを用いることができる。
【００１２】本発明の製造方法においては、最初に蓄積
電極本体をパターニングする際に第２の導電膜の下に形
成してある第１の導電膜を残すことにより、次にサイド
ウォールとなる第４の導電膜を全面に形成する際に第４
の導電膜とシリコン基板の間に第１の導電膜が介在す
る。第４の導電膜に対してもこの第１の導電膜がバリア
金属として機能するため、サイドウォールとなる第４の
導電膜の剥れ等が生じることがない。また、エッチバッ
クストッパーとして第３の導電膜を用いるため、つまり
シリコン酸化膜を用いないため、蓄積電極本体である、
例えばタングステン等と反応を起こしたり、容量絶縁膜
である酸化タンタル膜の電気的特性が劣化するようなこ
とがない。また、エッチバックストッパーを除去する際
に下地の層間膜にくびれが生じることもない。
電極本体をパターニングする際に第２の導電膜の下に形
成してある第１の導電膜を残すことにより、次にサイド
ウォールとなる第４の導電膜を全面に形成する際に第４
の導電膜とシリコン基板の間に第１の導電膜が介在す
る。第４の導電膜に対してもこの第１の導電膜がバリア
金属として機能するため、サイドウォールとなる第４の
導電膜の剥れ等が生じることがない。また、エッチバッ
クストッパーとして第３の導電膜を用いるため、つまり
シリコン酸化膜を用いないため、蓄積電極本体である、
例えばタングステン等と反応を起こしたり、容量絶縁膜
である酸化タンタル膜の電気的特性が劣化するようなこ
とがない。また、エッチバックストッパーを除去する際
に下地の層間膜にくびれが生じることもない。
【００１３】
【発明の実施の形態】以下、本発明の一実施の形態を図
１および図２を参照して説明する。図１は本実施の形態
の半導体装置のキャパシタ部分を示す図であり、図２は
その製造方法を工程順を追って示すプロセスフロー図で
ある。
１および図２を参照して説明する。図１は本実施の形態
の半導体装置のキャパシタ部分を示す図であり、図２は
その製造方法を工程順を追って示すプロセスフロー図で
ある。
【００１４】まず、本装置のキャパシタの構造について
説明する。図１に示すように、ｐ型シリコン基板１１上
に素子分離領域１２が形成され、その上に層間絶縁膜１
３が形成されている。そして、層間絶縁膜１３中には、
後述する容量蓄積電極１４（容量下部電極）とシリコン
基板１１とを電気的に接続するためのコンタクトプラグ
１５が形成されている。また、コンタクトプラグ１５お
よび層間絶縁膜１３上にはバリア金属である窒化チタン
膜１６が形成され、この窒化チタン膜１６上に載るよう
に、容量蓄積電極本体であるタングステン膜１７とその
サイドウォールである側壁タングステン膜１８が形成さ
れている。すなわち、バリア金属窒化チタン膜１６と電
極本体タングステン膜１７と側壁タングステン膜１８の
３つの部分で容量蓄積電極１４全体が構成されている。
そして、その上部に、容量絶縁膜である酸化タンタル膜
１９と、容量上部電極である窒化チタン膜２０が順次、
形成されている。
説明する。図１に示すように、ｐ型シリコン基板１１上
に素子分離領域１２が形成され、その上に層間絶縁膜１
３が形成されている。そして、層間絶縁膜１３中には、
後述する容量蓄積電極１４（容量下部電極）とシリコン
基板１１とを電気的に接続するためのコンタクトプラグ
１５が形成されている。また、コンタクトプラグ１５お
よび層間絶縁膜１３上にはバリア金属である窒化チタン
膜１６が形成され、この窒化チタン膜１６上に載るよう
に、容量蓄積電極本体であるタングステン膜１７とその
サイドウォールである側壁タングステン膜１８が形成さ
れている。すなわち、バリア金属窒化チタン膜１６と電
極本体タングステン膜１７と側壁タングステン膜１８の
３つの部分で容量蓄積電極１４全体が構成されている。
そして、その上部に、容量絶縁膜である酸化タンタル膜
１９と、容量上部電極である窒化チタン膜２０が順次、
形成されている。
【００１５】次に、上記構成の半導体装置の製造方法に
ついて説明する。ただし、ここでは本発明の特徴である
容量蓄積電極を形成するまでの工程を説明する。また、
図２では本発明に関係するキャパシタ部分のみを図示
し、この種の半導体装置に当然存在するゲート電極、ビ
ット線等、他の部分はここでは省略する。
ついて説明する。ただし、ここでは本発明の特徴である
容量蓄積電極を形成するまでの工程を説明する。また、
図２では本発明に関係するキャパシタ部分のみを図示
し、この種の半導体装置に当然存在するゲート電極、ビ
ット線等、他の部分はここでは省略する。
【００１６】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１１上に素子分離領域１２を形成し、その上に
シリコン酸化膜からなる層間絶縁膜１３を形成する。次
に、図２（ｂ）に示すように、層間絶縁膜１３の所定の
場所にコンタクト孔２１を開口した後、そのコンタクト
孔２１を例えばポリシリコン等の導電性材料で埋め込
み、コンタクトプラグ１５を形成する。
コン基板１１上に素子分離領域１２を形成し、その上に
シリコン酸化膜からなる層間絶縁膜１３を形成する。次
に、図２（ｂ）に示すように、層間絶縁膜１３の所定の
場所にコンタクト孔２１を開口した後、そのコンタクト
孔２１を例えばポリシリコン等の導電性材料で埋め込
み、コンタクトプラグ１５を形成する。
【００１７】次に、図２（ｃ）に示すように、層間絶縁
膜１３およびコンタクトプラグ１５上の全面に、バリア
金属となる膜厚１００ｎｍの窒化チタン膜１６（第１の
導電膜）と、蓄積電極本体となる膜厚５０００ｎｍのタ
ングステン膜１７（第２の導電膜）と、エッチバックス
トッパー膜となる膜厚１００ｎｍの窒化チタン膜２２
（第３の導電膜）を順次堆積する。この際、蓄積電極本
体のタングステン膜１７は層間絶縁膜１３であるシリコ
ン酸化膜と密着性が悪いため、タングステン膜１７の剥
れを防止するためにタングステン膜１７と層間絶縁膜１
３との間にバリア金属としての窒化チタン膜１６が必要
となる。また、この窒化チタン膜１６は、下地のポリシ
リコンプラグ１５とタングステン膜１７が相互に過度に
反応して電気的特性が劣化するのを防止する役目も果た
す。
膜１３およびコンタクトプラグ１５上の全面に、バリア
金属となる膜厚１００ｎｍの窒化チタン膜１６（第１の
導電膜）と、蓄積電極本体となる膜厚５０００ｎｍのタ
ングステン膜１７（第２の導電膜）と、エッチバックス
トッパー膜となる膜厚１００ｎｍの窒化チタン膜２２
（第３の導電膜）を順次堆積する。この際、蓄積電極本
体のタングステン膜１７は層間絶縁膜１３であるシリコ
ン酸化膜と密着性が悪いため、タングステン膜１７の剥
れを防止するためにタングステン膜１７と層間絶縁膜１
３との間にバリア金属としての窒化チタン膜１６が必要
となる。また、この窒化チタン膜１６は、下地のポリシ
リコンプラグ１５とタングステン膜１７が相互に過度に
反応して電気的特性が劣化するのを防止する役目も果た
す。
【００１８】その後、図２（ｄ）に示すように、公知の
フォトリソグラフィー技術を用いてレジストパターン
（図示せず）を形成し、ドライエッチング技術を用いて
ストッパー窒化チタン膜２２とタングステン膜１７のみ
をエッチングし、バリア金属窒化チタン膜１６を残存さ
せる。この際、下地のバリア金属窒化チタン膜１６が多
少エッチングされても問題ない。そして、この時の蓄積
電極間の寸法が最小加工寸法となる。
フォトリソグラフィー技術を用いてレジストパターン
（図示せず）を形成し、ドライエッチング技術を用いて
ストッパー窒化チタン膜２２とタングステン膜１７のみ
をエッチングし、バリア金属窒化チタン膜１６を残存さ
せる。この際、下地のバリア金属窒化チタン膜１６が多
少エッチングされても問題ない。そして、この時の蓄積
電極間の寸法が最小加工寸法となる。
【００１９】次に、タングステン膜（第４の導電膜）を
全面に堆積し、ＳＦ6 を主成分としたエッチングガスを
用いてエッチバックを行うことにより、図２（ｅ）に示
すように、電極本体タングステン膜１７の側壁に側壁タ
ングステン膜１８を残存させ、サイドウォールを形成す
る。このタングステン膜１８の膜厚は電極間の間隔によ
って決まるものであり、例えば電極の間隔が０．３μｍ
ならば、タングステン膜１８の膜厚は１００ｎｍ程度で
よい。このエッチバックを行う場合、ストッパー窒化チ
タン膜２２によりエッチング停止時間を制御すれば、再
現性良くエッチバックを行うことができる。またこの
際、ストッパー窒化チタン膜２２および下地のバリア金
属窒化チタン膜１６が多少エッチングされても問題な
い。
全面に堆積し、ＳＦ6 を主成分としたエッチングガスを
用いてエッチバックを行うことにより、図２（ｅ）に示
すように、電極本体タングステン膜１７の側壁に側壁タ
ングステン膜１８を残存させ、サイドウォールを形成す
る。このタングステン膜１８の膜厚は電極間の間隔によ
って決まるものであり、例えば電極の間隔が０．３μｍ
ならば、タングステン膜１８の膜厚は１００ｎｍ程度で
よい。このエッチバックを行う場合、ストッパー窒化チ
タン膜２２によりエッチング停止時間を制御すれば、再
現性良くエッチバックを行うことができる。またこの
際、ストッパー窒化チタン膜２２および下地のバリア金
属窒化チタン膜１６が多少エッチングされても問題な
い。
【００２０】その後、図２（ｆ）に示すように、ストッ
パー窒化チタン膜２２と、容量蓄積電極１４が形成され
ていない領域のバリア金属窒化チタン膜１６をエッチン
グ除去する。この際、図２（ｅ）に示した形状でエッチ
ングガスとしてＣｌ2 ガスを用いて全面をエッチングす
れば、電極本体タングステン膜１７はエッチングされず
に双方の窒化チタン膜１６、２２のみが除去され、図２
（ｆ）のような形状を容易に形成することができる。そ
の後は容量絶縁膜を形成し、容量上部電極を形成するこ
とによって、図１に示したキャパシタを有する半導体装
置が完成する。
パー窒化チタン膜２２と、容量蓄積電極１４が形成され
ていない領域のバリア金属窒化チタン膜１６をエッチン
グ除去する。この際、図２（ｅ）に示した形状でエッチ
ングガスとしてＣｌ2 ガスを用いて全面をエッチングす
れば、電極本体タングステン膜１７はエッチングされず
に双方の窒化チタン膜１６、２２のみが除去され、図２
（ｆ）のような形状を容易に形成することができる。そ
の後は容量絶縁膜を形成し、容量上部電極を形成するこ
とによって、図１に示したキャパシタを有する半導体装
置が完成する。
【００２１】本実施の形態の半導体装置の製造方法によ
れば、蓄積電極本体をパターニングする際にタングステ
ン膜１７の下に形成してあるバリア金属窒化チタン膜１
６を残すことにより、次にサイドウォールとなるタング
ステン膜１８を全面に形成する際に、タングステン膜１
８とシリコン基板１１の間にバリア金属窒化チタン膜１
６が介在するため、タングステン膜１８の剥れ等が生じ
てパーティクルが発生することがなく、デバイスの歩留
まり低下を防止することができる。
れば、蓄積電極本体をパターニングする際にタングステ
ン膜１７の下に形成してあるバリア金属窒化チタン膜１
６を残すことにより、次にサイドウォールとなるタング
ステン膜１８を全面に形成する際に、タングステン膜１
８とシリコン基板１１の間にバリア金属窒化チタン膜１
６が介在するため、タングステン膜１８の剥れ等が生じ
てパーティクルが発生することがなく、デバイスの歩留
まり低下を防止することができる。
【００２２】また、エッチバックストッパー膜の材料と
して窒化チタン膜を用いるため、つまり従来の方法のよ
うにシリコン酸化膜を用いないため、エッチバックスト
ッパー膜が直接接触する電極本体タングステン膜１７と
反応を起こしたり、タングステン中にシリコンが拡散す
ることで容量絶縁膜である酸化タンタル膜の電気的特性
が劣化するのを防止することができる。
して窒化チタン膜を用いるため、つまり従来の方法のよ
うにシリコン酸化膜を用いないため、エッチバックスト
ッパー膜が直接接触する電極本体タングステン膜１７と
反応を起こしたり、タングステン中にシリコンが拡散す
ることで容量絶縁膜である酸化タンタル膜の電気的特性
が劣化するのを防止することができる。
【００２３】また、ストッパー窒化チタン膜２２を除去
する際には下地の層間絶縁膜１３上にバリア金属窒化チ
タン膜１６が存在し、バリア金属窒化チタン膜１６が同
時に除去されて個々の容量蓄積電極１４に分離されると
同時に、下地の層間絶縁膜１３をエッチングから保護す
るため、層間絶縁膜１３にくびれが生じることがなく、
容量膜の電気的特性を維持することができる。
する際には下地の層間絶縁膜１３上にバリア金属窒化チ
タン膜１６が存在し、バリア金属窒化チタン膜１６が同
時に除去されて個々の容量蓄積電極１４に分離されると
同時に、下地の層間絶縁膜１３をエッチングから保護す
るため、層間絶縁膜１３にくびれが生じることがなく、
容量膜の電気的特性を維持することができる。
【００２４】このように、本方法によれば、デバイスの
歩留まりや容量膜の電気的特性等を充分に確保した上
で、高誘電率材料の使用による容量絶縁膜の薄膜化、容
量蓄積電極の表面積の増大、の双方を実現することがで
き、今後の高集積化に適した半導体装置を提供すること
ができる。
歩留まりや容量膜の電気的特性等を充分に確保した上
で、高誘電率材料の使用による容量絶縁膜の薄膜化、容
量蓄積電極の表面積の増大、の双方を実現することがで
き、今後の高集積化に適した半導体装置を提供すること
ができる。
【００２５】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば本実施の形態では、蓄積電極とシリコン基板の間の
コンタクトを微細化の可能なプラグ型にしてその上に容
量蓄積電極を形成したが、コンタクトプラグを用いずに
コンタクト孔内に直接バリア金属を形成するようにして
もよい。また、バリア金属として単層の窒化チタン膜を
用いたが、多層の金属膜を用いてもよい。さらに、蓄積
電極材料としてタングステンを用いたが、電極として電
気的特性が劣化しない材料、例えば窒化タングステン、
モリブデン、窒化モリブデン、白金等を用いてもよい。
また、本実施の形態では、バリア金属とエッチバックス
トッパー膜の材料として窒化チタンを用いたが、バリア
金属として働き、かつ、容量蓄積電極材料に対してエッ
チング選択比のある材料であれば、他の材料を用いても
よい。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば本実施の形態では、蓄積電極とシリコン基板の間の
コンタクトを微細化の可能なプラグ型にしてその上に容
量蓄積電極を形成したが、コンタクトプラグを用いずに
コンタクト孔内に直接バリア金属を形成するようにして
もよい。また、バリア金属として単層の窒化チタン膜を
用いたが、多層の金属膜を用いてもよい。さらに、蓄積
電極材料としてタングステンを用いたが、電極として電
気的特性が劣化しない材料、例えば窒化タングステン、
モリブデン、窒化モリブデン、白金等を用いてもよい。
また、本実施の形態では、バリア金属とエッチバックス
トッパー膜の材料として窒化チタンを用いたが、バリア
金属として働き、かつ、容量蓄積電極材料に対してエッ
チング選択比のある材料であれば、他の材料を用いても
よい。
【００２６】本実施の形態では、ストッパー窒化チタン
とバリア金属窒化チタンを同じ膜厚としたが、ストッパ
ー窒化チタンがバリア金属窒化チタンより厚ければ問題
ない。また、容量絶縁膜として酸化タンタルを用いた
が、他の高誘電率膜でもよく、例えばＢＳＴ膜を用いた
場合、エッチバックストッパー膜として窒化チタン、蓄
積電極としてルテニウム（Ｒｕ）または酸化ルテニウム
（ＲｕＯ2 ）を用いればよい。その他、容量絶縁膜にＰ
ＺＴ膜を用いた場合、エッチバックストッパー膜として
窒化チタン、蓄積電極として白金（Ｐｔ）を用いればよ
い。また、エッチバックストッパー膜をエッチバック時
のエッチング時間の制御に用いたが、他の手段でエッチ
バック時間が制御できる場合には必ずしもエッチバック
ストッパー膜を用いなくてもよい。
とバリア金属窒化チタンを同じ膜厚としたが、ストッパ
ー窒化チタンがバリア金属窒化チタンより厚ければ問題
ない。また、容量絶縁膜として酸化タンタルを用いた
が、他の高誘電率膜でもよく、例えばＢＳＴ膜を用いた
場合、エッチバックストッパー膜として窒化チタン、蓄
積電極としてルテニウム（Ｒｕ）または酸化ルテニウム
（ＲｕＯ2 ）を用いればよい。その他、容量絶縁膜にＰ
ＺＴ膜を用いた場合、エッチバックストッパー膜として
窒化チタン、蓄積電極として白金（Ｐｔ）を用いればよ
い。また、エッチバックストッパー膜をエッチバック時
のエッチング時間の制御に用いたが、他の手段でエッチ
バック時間が制御できる場合には必ずしもエッチバック
ストッパー膜を用いなくてもよい。
【００２７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、最初に蓄積電極本体をパターニングする際に第
２の導電膜の下に形成してある第１の導電膜を残すこと
により、次にサイドウォールとなる第４の導電膜を全面
に形成する際に第４の導電膜とシリコン基板の間に第１
の導電膜が介在し、これがバリア金属として機能するた
め、サイドウォールとなる第４の導電膜の剥れ等が生じ
てパーティクルが発生し、デバイスの歩留まりが低下す
るのを防止することができる。また、エッチバックスト
ッパーとして第３の導電膜を用いる、つまりシリコン酸
化膜を用いないため、蓄積電極本体となる、例えばタン
グステン等と反応を起こしたり、容量絶縁膜である酸化
タンタル膜等の電気的特性が劣化するようなことがな
い。また、エッチバックストッパーを除去する際に下地
の層間膜にくびれが生じることもない。このように、本
発明によれば、デバイスの歩留まりや容量膜の電気的特
性を充分に確保した上で、高誘電率材料の使用による容
量絶縁膜の薄膜化、容量蓄積電極の表面積の増大、の双
方を実現することができ、今後の高集積化に適した半導
体装置を提供することができる。
よれば、最初に蓄積電極本体をパターニングする際に第
２の導電膜の下に形成してある第１の導電膜を残すこと
により、次にサイドウォールとなる第４の導電膜を全面
に形成する際に第４の導電膜とシリコン基板の間に第１
の導電膜が介在し、これがバリア金属として機能するた
め、サイドウォールとなる第４の導電膜の剥れ等が生じ
てパーティクルが発生し、デバイスの歩留まりが低下す
るのを防止することができる。また、エッチバックスト
ッパーとして第３の導電膜を用いる、つまりシリコン酸
化膜を用いないため、蓄積電極本体となる、例えばタン
グステン等と反応を起こしたり、容量絶縁膜である酸化
タンタル膜等の電気的特性が劣化するようなことがな
い。また、エッチバックストッパーを除去する際に下地
の層間膜にくびれが生じることもない。このように、本
発明によれば、デバイスの歩留まりや容量膜の電気的特
性を充分に確保した上で、高誘電率材料の使用による容
量絶縁膜の薄膜化、容量蓄積電極の表面積の増大、の双
方を実現することができ、今後の高集積化に適した半導
体装置を提供することができる。
【図１】本発明の一実施の形態である半導体装置を示す
断面図である。
断面図である。
【図２】同、半導体装置の製造方法を工程順を追って示
すプロセスフロー図である。
すプロセスフロー図である。
【図３】従来例１の半導体装置を示す断面図である。
【図４】従来例２の半導体装置を示す断面図である。
【図５】従来例３の半導体装置を示す断面図である。
１ 容量絶縁膜 ２ 容量下部電極 ４ 蓄積電極 ５ サイドウォール ７，１４ 容量蓄積電極 ８ 酸化膜 ９ ポリシリコンサイドウォール １１ ｐ型シリコン基板 １２ 素子分離領域 １３ 層間絶縁膜 １５ コンタクトプラグ １６ バリア金属窒化チタン膜（バリア金属、第１の導
電膜） １７ 電極本体タングステン膜（容量蓄積電極本体、第
２の導電膜） １８ 側壁タングステン膜（サイドウォール、第４の導
電膜） １９ 酸化タンタル膜（容量絶縁膜） ２０ 窒化チタン膜（容量上部電極） ２１ コンタクト孔 ２２ ストッパー窒化チタン膜（エッチバックストッパ
ー膜、第３の導電膜）
電膜） １７ 電極本体タングステン膜（容量蓄積電極本体、第
２の導電膜） １８ 側壁タングステン膜（サイドウォール、第４の導
電膜） １９ 酸化タンタル膜（容量絶縁膜） ２０ 窒化チタン膜（容量上部電極） ２１ コンタクト孔 ２２ ストッパー窒化チタン膜（エッチバックストッパ
ー膜、第３の導電膜）
Claims (6)
- 【請求項１】 ２種類以上の材料からなる多層の導電膜
で構成され、その最上層が金属である容量蓄積電極を有
する半導体装置において、 前記最上層の金属の側壁にサイドウォールが形成され、
前記最上層の金属より下方に位置する導電膜のうち少な
くとも１層の導電膜が前記サイドウォールの下部にまで
延在し、該少なくとも１層の導電膜が前記最上層の金属
に対して下地との反応を防止するとともに密着性を向上
させるためのバリア金属であることを特徴とする半導体
装置。 - 【請求項２】 シリコン基板上に層間膜を介してバリア
金属となる第１の導電膜を形成する工程と、該第１の導
電膜上に蓄積電極本体となる第２の導電膜を形成する工
程と、該第２の導電膜上に前記第１の導電膜と同時にエ
ッチング除去でき、かつこれをエッチング除去する際の
エッチング時間が少なくとも前記第１の導電膜がエッチ
ング除去される時間以上となるような膜厚の、後のエッ
チバック時のストッパーとして機能する第３の導電膜を
形成する工程と、前記第１の導電膜を残し前記第２、第
３の導電膜をエッチングして蓄積電極本体としてパター
ニングする工程と、全面に第４の導電膜を形成する工程
と、前記第３の導電膜をエッチバックストッパーとして
全面をエッチバックし少なくとも前記第４の導電膜を前
記第２の導電膜の側壁に残存させることにより蓄積電極
本体にサイドウォールを付加する工程と、前記第２、第
４の導電膜の下方以外の部分の前記第１の導電膜と前記
第３の導電膜を同時にエッチング除去する工程、を有す
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２に記載の半導体装置の製造方法
において、 エッチバックストッパーとして用いる前記第３の導電膜
を形成することなく、前記第４の導電膜を全面に形成
し、エッチバックを行うことを特徴とする半導体装置の
製造方法。 - 【請求項４】 請求項２または３に記載の半導体装置の
製造方法において、 前記第１の導電膜として窒化チタンを用い、前記第２の
導電膜としてタングステンまたはタングステンを含む金
属を用いることを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項２または３に記載の半導体装置の
製造方法において、 前記第１の導電膜として窒化チタンを用い、前記第２の
導電膜として白金または白金を含む金属を用いることを
特徴とする半導体装置の製造方法。 - 【請求項６】 請求項２または３に記載の半導体装置の
製造方法において、 前記第１の導電膜として窒化チタンを用い、前記第２の
導電膜としてルテニウムもしくは酸化ルテニウムを用い
ることを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8030873A JP2795250B2 (ja) | 1996-02-19 | 1996-02-19 | 半導体装置およびその製造方法 |
| KR1019970005536A KR970063719A (ko) | 1996-02-19 | 1997-02-19 | 고융점 금속 기억 전극을 가진 개선된 기억 커패시터 및 그 제조방법 |
| US08/803,179 US5939748A (en) | 1996-02-19 | 1997-02-19 | Storage capacitor having a refractory metal storage electrode and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8030873A JP2795250B2 (ja) | 1996-02-19 | 1996-02-19 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232528A JPH09232528A (ja) | 1997-09-05 |
| JP2795250B2 true JP2795250B2 (ja) | 1998-09-10 |
Family
ID=12315854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8030873A Expired - Fee Related JP2795250B2 (ja) | 1996-02-19 | 1996-02-19 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5939748A (ja) |
| JP (1) | JP2795250B2 (ja) |
| KR (1) | KR970063719A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10261772A (ja) * | 1997-01-14 | 1998-09-29 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| US6541812B2 (en) * | 1998-06-19 | 2003-04-01 | Micron Technology, Inc. | Capacitor and method for forming the same |
| KR100365739B1 (ko) * | 1998-06-26 | 2003-02-19 | 주식회사 하이닉스반도체 | 캐패시터의텅스텐상부전극형성방법 |
| TW386307B (en) * | 1998-09-11 | 2000-04-01 | United Microelectronics Corp | Method of producing DRAM capacitor |
| US6720604B1 (en) * | 1999-01-13 | 2004-04-13 | Agere Systems Inc. | Capacitor for an integrated circuit |
| KR100652795B1 (ko) * | 2005-06-30 | 2006-12-01 | 주식회사 하이닉스반도체 | 질소성분이 함유된 금속막하드마스크를 이용한반도체소자의 스토리지노드콘택 형성 방법 |
| US9059250B2 (en) | 2012-02-17 | 2015-06-16 | International Business Machines Corporation | Lateral-dimension-reducing metallic hard mask etch |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
| JPH0730077A (ja) * | 1993-06-23 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0794600A (ja) * | 1993-06-29 | 1995-04-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3305483B2 (ja) * | 1994-03-14 | 2002-07-22 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US5622893A (en) * | 1994-08-01 | 1997-04-22 | Texas Instruments Incorporated | Method of forming conductive noble-metal-insulator-alloy barrier layer for high-dielectric-constant material electrodes |
-
1996
- 1996-02-19 JP JP8030873A patent/JP2795250B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-19 US US08/803,179 patent/US5939748A/en not_active Expired - Fee Related
- 1997-02-19 KR KR1019970005536A patent/KR970063719A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09232528A (ja) | 1997-09-05 |
| US5939748A (en) | 1999-08-17 |
| KR970063719A (ko) | 1997-09-12 |
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