KR970063719A - 고융점 금속 기억 전극을 가진 개선된 기억 커패시터 및 그 제조방법 - Google Patents

고융점 금속 기억 전극을 가진 개선된 기억 커패시터 및 그 제조방법 Download PDF

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요시히로 다카이시
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가네코 히사시
닛폰 덴키 가부시키가이샤
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Abstract

본 발명에 따라, 절연층의 전체 표면 상에 티타늄 질화물 배리어 금속층이 형성된, 실리콘 상화물층 상에 기억전극을 형성하는 방법이 제공된다. 티타늄 질화물 배리어 금속층의 전체 표면상에 텅스텐 기억전극막이 형성된다. 기억전극막의 전체 표면상에 티타늄 질화물 에칭 백 저지막(stopper film) 이 형성된다. 건식에칭에 의해서 에칭 백 저지막과 기억전극막을 선택적으로 제거하여, 기억전극 몸체를 한정하지만, 실리콘 산화물층의 전체 표면상에 배리어 금속층이 남아있게 한다. 텅스텐 측벽 전극막이 완전히 형성된다. 측벽 전극막이 에칭백에 의해서 선택적으로 제거됨으로써, 측벽 전극막은 기억전극 몸체의 측벽 위에만 남아있게 된다. 에칭 백저지막과 배리어 금속층을 선택적으로 제거함으로써, 배리어 금속층을 포함하는 기억 전극이 형성되는데, 그 기억전극 몸체는 기억전극 몸체의 측벽과 접촉하고 배리어 금속층의 주변영역 상에 있는 측벽 전극막과 그의 주변영역을 제외한 배리어 금속층 위에 연장된다.

Description

고융점 금속 기억 전극을 가진 개선된 기억 커패시터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 용량성 절연막은 높은 유전상수를 갖는 텅스텐 산화물로 만들어지고, 기억전극은 산화에 강한 텅스텐으로 만들어지고, 그의 측벽에 본 발명에 따른 바람직한 실시예의 텅스텐 측벽막을 구비한, 반도체 기억장치의 신규한 기억 커패시터를 설명하는 부분 입체 단면도.

Claims (109)

  1. 반도체 기억장치의 기억 커패시터의 기억전극 구조에 있어서, 제1금속으로 이루어진 배리어 금속막과; 제1금속에 대한 빠른 에칭속도와 제1금속에 대한 강한 접착력을 갖는 제2금속으로 만들어지고, 그의 주변 영역을 제외한 배리어 금속층 위에 제공된 기억전극 몸체; 및 제1금속에대한 빠른 에칭속도와 제1 및 제2금속에 대한 강한 접착력을 갖는 제3금속으로 만들어지고, 상기 기억전극 몸체의 측벽과 접촉하여 배리어 금속층의 주변영역 위에 제공된 측벽전극을 포함하는 것을 특징으로 하는 기억전극 구조.
  2. 제1항에 있어서, 제2 및 제3금속은 서로 동일한 것을 특징으로 하는 기억전극 구조.
  3. 제1항에 있어서, 제2금속은 텅스텐 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 기억전극 구조.
  4. 제1항에 있어서, 제3금속은 텅스텐 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 기억전극 구조.
  5. 제1항에 있어서, 제2금속은 몰리브덴 및 몰리브덴 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 기억전극 구조.
  6. 제1항에 있어서, 제3금속은 몰리브덴 및 몰리브덴 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 기억전극 구조.
  7. 제1항에 있어서, 제2 및 제3금속 중의 적어도 하나는 백금인 것을 특징으로하는 기억전극 구조.
  8. 제1항에 있어서, 제2금속은 루테늄 및 이산화루테늄으로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 기억전극 구조.
  9. 제1항에 있어서, 제3금속은 루테늄 및 이산화루테늄으로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 기억전극 구조.
  10. 제1항에 있어서, 제1금속은 티타늄 질화물인 것을 특징으로 하는 기억전극 구조.
  11. 실리콘 산화물층 위에 형성된 기억 커패시터에 있어서, 실리콘 산화물막에 대한 강한 접착력을 갖는 제1금속으로 만들어지고 실리콘 산화물막 위에 형성된 배리어 금속층과, 제1금속에 대한 빠른 에칭속도와 제1금속에 대한 강한 접착력을 갖는 제2금속으로 만들어지고 그의 주변 영역을 제외한 배리어 금속층 위에 제공된 기억전극 몸체, 및 제1금속에 대한 빠른 에칭속도와 제1 및 제2금속에 대한 강한 접착력을 갖는 제3금속으로 만들어지고 기억전극 몸체의 측벽과 접촉하여 배리어 금속층의 주변영역 위에 제공된 측벽 전극막을 포함하고, 실리콘 산화물층 위에 선택적으로 형성된 기억전극과; 상기 기억전극의 상부표면 및 측벽 위와, 기억전극 아래를 제외한 실리콘 산화물층 위에 연장되고 높은 유전상수를 갖는 용량성 절연막; 및 상기 용량성 절연막을 통해서 상기 기억전극에 대면하고 상기 용량성 절연막 위에 형성된 대향 전극을 포함하는 것을 특징으로 하는 기억 커패시터.
  12. 제11항에 있어서, 제2 및 제3금속은 서로 동일한 것을 특징으로 하는 기억 커패시터.
  13. 제11항에 있어서, 제2금속은 텅스텐 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 기억 커패시터.
  14. 제11항에 있어서, 제3금속은 텅스텐 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 기억 커패시터.
  15. 제11항에 있어서, 제2금속은 몰리브덴 및 몰리브덴 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 기억 커패시터.
  16. 제11항에 있어서, 제3금속은 몰리브덴 및 몰리브덴 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 기억 커패시터.
  17. 제11항에 있어서, 제2 및 제3금속 중의 적어도 하나는 백금인 것을 특징으로하는 기억 커패시터.
  18. 제11항에 있어서, 제2금속은 루테늄 및 이산화루테늄으로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 기억 커패시터.
  19. 제11항에 있어서, 제3금속은 루테늄 및 이산화루테늄으로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 기억 커패시터.
  20. 제11항에 있어서, 제1금속은 티타늄 질화물인 것을 특징으로 하는 커패시터.
  21. 제11항에 있어서, 용량성 절연막은 탄탈 산화물막을 포함하는 것을 특징으로 하는 기억 커패시터.
  22. 제11항에 있어서, 용량성 절연막은 BST막을 포함하는 것을 특징으로 하는 기억 커패시터.
  23. 제11항에 있어서, 용량성 절연막은 PZT막을 포함하는 것을 특징으로 하는 기억 커패시터.
  24. 반도체 기억장치에 있어서, 반도체 기판과; 상기 반도체 기판 상에 선택적으로 형성된 필드 산화물막과; 상기 반도체 기판과 필드 산화물막 위에 연장되는 실리콘 산화물 층간 절연체와; 상기 필드 산화물막 위를 제외한 실리콘 산화물 층간 절연체 내에 형성된 접속 홀 내에 형성된 접속 플러그와; 상기 접속 플러그를 통해서, 실리콘 산화물막에 대한 강한 접착력을 갖는 제1금속으로 만들어지고 접속 플러그를 통해서 기억전극을 반도체 기판에 전기적으로 연결하는 접속 플러그와 상기 실리콘 산화물층 상에 연장되는 배리어 금속과, 제1금속에 대한 빠른 에칭속도와 제1금속에 대한 강한 접착력을 갖는 제2금속으로 만들어지고 그의 주변영역 외의 배리어 금속층 위에 제공된 기억전극 몸체, 및 제1금속에 대한 빠른 에칭속도와 제2금속에 대한 강한 접착력을 갖는 제3금속으로 만들어지고 기억전극 몸체의 측벽과 접촉하여 배리어 금속층의 주변영역 위에 제공된 측벽 전극막을 포함하는 기억전극을, 상기 반도체 기판에 전기적으로 연결하는 접속 플러그와 상기 실리콘 산화물 위에 연장되도록 선택적으로 형성된 기억전극과; 상기 기억전극의 상부표면 및 측벽 위와, 기억전극 아래를 제외한 실리콘 산화물층 위에 연장되고 높은 유전상수를 갖는 용량성 절연막; 및 상기 용량성 절연막을 통해서 상기 기억전극에 대면하고 상기 용량성 절연막 위에 형성된 대향 전극을 포함하는 것을 특징으로 하는 반도체 기억장치.
  25. 제24항에 있어서, 제2 및 제3금속은 서로 동일한 것을 특징으로 하는 반도체 기억장치.
  26. 제24항에 있어서, 제2금속은 텅스텐 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 반도체 기억장치.
  27. 제24항에 있어서, 제3금속은 텅스텐 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체 기억장치.
  28. 제24항에 있어서, 제2금속은 몰리브덴 및 몰리브덴 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체 기억장치.
  29. 제24항에 있어서, 제3금속은 몰리브덴 및 몰리브덴 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체 기억장치.
  30. 제24항에 있어서, 제2 및 제3금속 중의 적어도 하나는 백금인 것을 특징으로하는 반도체 기억장치.
  31. 제24항에 있어서, 제2금속은 루테늄 및 이산화루테늄으로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체 기억장치.
  32. 제24항에 있어서, 제3금속은 루테늄 및 이산화루테늄으로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체 기억장치.
  33. 제24항에 있어서, 제1금속은 티타늄 질화물인 것을 특징으로 하는 반도체 기억장치.
  34. 제24항에 있어서, 용량성 절연막은 탄탈 산화물막을 포함하는 것을 특징으로 하는 반도체 기억장치.
  35. 제24항 있어서, 용량성 절연막은 BST막을 포함하는 것을 특징으로 하는 반도체 기억장치.
  36. 제24항에 있어서, 용량성 절연막은 PZT막을 포함하는 것을 특징으로 하는 반도체 기억장치.
  37. 제24항에 있어서, 접속 플러그는 폴리실리콘으로 만들어진 것을 특징으로 하는 반도체 기억장치.
  38. 반도체 기억장치에 있어서, 반도체 기판과; 상기 반도체 기판 상에 선택적으로 형성된 필드 산화물막과; 상기 필드 산화물막 위를 제외하고 접속 홀을 갖고 상기 반도체 기판과 필드 산화물막 위에 연장되는 실리콘 산화물 층간 절연체와; 실리콘 산화물막에 대한 강한 접착력을 갖는 제1금속으로 만들어지고 접속 플러그를 통해서 기억전극을 반도체 기판에 전기적으로 연결하는 접속 플러그와 상기 실리콘 산화물층 상에 연장되는 배리어 금속과, 제1금속에 대한 빠른 에칭속도와 제1금속에 대한 강한 접착력을 갖는 제2금속으로 만들어지고 그의 주변영역 외의 배리어 금속층 위에 제공된 기억전극 몸체, 및 제1금속에 대한 빠른 에칭속도와 제2금속에 대한 강한 접착력을 갖는 제3금속으로 만들어지고 기억전극 몸체의 측벽과 접촉하여 배리어 금속층의 주변영역 위에 제공된 측벽 전극막을 포함하는 기억전극을, 상기 반도체 기판에 전기적으로 연결하는 접속 홀 내에, 또 상기 실리콘 산화물 위에 연장되는, 선택적으로 형성된 기억전극과; 상기 기억전극의 상부표면 및 측벽 위, 및 기억전극 아래를 제외한 실리콘 산화물층 위에 연장되고 높은 유전상수를 갖는 용량성 절연막; 및 상기 용량성 절연막을 통해서 상기 기억전극에 대면하고 상기 용량성 절연막 위에 형성된 대향 전극을 포함하는 것을 특징으로 하는 반도체 기억장치.
  39. 제38항에 있어서, 제2 및 제3금속은 서로 동일한 것을 특징으로 하는 반도체 기억장치.
  40. 제38항에 있어서, 제2금속은 텅스텐 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 반도체 기억장치.
  41. 제38항 있어서, 제3금속은 텅스텐 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체 기억장치.
  42. 제38항에 있어서, 제2금속은 몰리브덴 및 몰리브덴 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체 기억장치.
  43. 제38항에 있어서, 제3금속은 몰리브덴 및 몰리브덴 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체 기억장치.
  44. 제38항에 있어서, 제2 및 제3금속 중의 적어도 하나는 백금인 것을 특징으로 하는 반도체 기억장치.
  45. 제38항에 있어서, 제2금속은 루테늄 및 이산화루테늄으로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체 기억장치.
  46. 제38항에 있어서, 제3금속은 루테늄 및 이산화루테늄으로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체 기억장치.
  47. 제38항에 있어서, 제1금속은 티타늄 질화물인 것을 특징으로 하는 반도체 기억장치.
  48. 제38항에 있어서, 용량성 절연막은 탄탈 산화물막을 포함하는 것을 특징으로 하는 반도체 기억장치.
  49. 제38항에 있어서, 용량성 절연막은 BST막을 포함하는 것을 특징으로 하는 반도체 기억장치.
  50. 제38항에 있어서, 용량성 절연막은 PZT막을 포함하는 것을 특징으로 하는 반도체 기억장치.
  51. 절연층 상에 기억전극을 형성하는 방법에 있어서, 절연층의 전체표면 상에, 그 절연층에 대해 강한 접찹력을 갖는 제1금속으로 만들어진 배리어 금속층을 형성하는 단계와; 상기 배리어 금속층의 전체표면 상에, 제1금속에 대한 빠른 에칭속도와 제1금속에 대한 강한 접착력을 갖는 제2금속으로 만들어진 기억전극막을 형성하는 단계와; 상기 기억전극막의 전체표면 상에 제2금속에 대한 낮은 에칭속도와 제2금속에 대한 접착력을 갖는 에칭 백 저지막(etch back stopper film)을 형성하는 단계와; 상기 에칭 백 저지막 위에 사진-석판술에 의해서 감광성 절연막 패턴을 형성하는 단계와; 상기 감광선 절연막 패턴을 마스크로서 사용하여, 상기 에칭 백 저지막과 기억전극막을 건식 에칭시켜서 상기 에칭 백 저지막과 기억전극막을 제거하고 기억전극 몸체를 한정하지만, 절연막의 전체표면 상에 배리어 금속층을 남기는 단계와; 상기 에칭 백 저지막을 통해서 상기 기억전극 몸체의 측벽 위와, 상기 기억전극 몸체 아래를 제외한 배리어 금속층 위에 연장되도록, 제1금속에 대한 빠른 에칭속도와 제1 및 제2금속에 대한 강한 접착력을 갖는 제3금속으로 만들어진 측벽 전극막을 완전히 형성하는 단계와; 기억전극 몸체 아래와 측벽전극막 아래를 제외하고 상기 배리어 금속층의 상부표면과 에칭 백 저지막이 보여서, 상기 측벽 전극막은 기억전극 몸체의 측벽 위에만 남아있도록, 상기 측벽 전극막을 에칭 백 시켜 기억전극 몸체의 측벽 위를 제외한 측벽 전극막을 선택적으로 제거하는 단계; 및 배리어 금속층의 주변영역 위와 상기 기억전극 몸체와 접촉하는 측벽 전극막 및 그의 주변 영역 위를 제외한 배리어 금속층 위에 연장되는 기억전극 몸체와 측벽 전극막 아래를 제외한 배리어 금속층과 에칭 백 저지막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  52. 제51항에 있어서, 제2 및 제3금속은 서로 동일한 것을 특징으로 하는 방법.
  53. 제51항에 있어서, 제2금속은 텅스텐 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 방법.
  54. 제51항 있어서, 제3금속은 텅스텐 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 방법.
  55. 제51항에 있어서, 제2금속은 몰리브덴 및 몰리브덴 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 방법.
  56. 제51항에 있어서, 제3금속은 몰리브덴 및 몰리브덴 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 방법.
  57. 제51항에 있어서, 제2 및 제3금속 중의 적어도 하나는 백금인 것을 특징으로 하는 방법.
  58. 제51항에 있어서, 제2금속은 루테늄 및 이산화루테늄으로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 방법.
  59. 제51항에 있어서, 제3금속은 루테늄 및 이산화루테늄으로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 방법.
  60. 제51항에 있어서, 제1금속은 티타늄 질화물인 것을 특징으로 하는 방법.
  61. 제51항에 있어서, 에칭 백 저지막은 배리어 금속층과 동일한 재료로 이루어진 것을 특징으로 하는 방법.
  62. 제61항에 있어서, 에칭 백 저지막은 배리어 금속층과 동일하거나 큰 두께를 갖는 것을 특징으로 하는 방법.
  63. 제51항에 있어서, 에칭 백 저지막과 배리어 금속층은 Cl2가스를 사용하여 에칭되는 것을 특징으로 하는 방법.
  64. 제51항에 있어서, 절연층은 실리콘 산화물 층간 절연체를 포함하는 것을 특징으로 하는 방법.
  65. 절연층 상에 기억전극을 형성하는 방법에 있어서, 절연층의 전체표면 상에, 그 절연층에 대해 강한 접착력을 갖는 제1금속으로 만들어진 배리어 금속층을 형성하는 단계와; 상기 배리어 금속층의 전체표면 상에, 제1금속에 대한 빠른 에칭속도와 제1금속에 대한 강한 접착력을 갖는 제2금속으로 만들어진 기억전극막을 형성하는 단계와; 상기 에칭 백 저지막 위에 사진-석판술에 의해서 감광성 절연막 패턴을 형성하는 단계와; 상기 감광성 절연막 패턴을 마스크로서 사용하여, 상기 에칭 백 저지막과 기억전극막의 건식 에칭시켜서 상기 에칭 백 저지막과 기역전극막을 제거하고 기억전극 몸체를 한정하지만, 절연막의 전체표면 상에 배리어 금속층을 남기는 단계와; 상기 에칭 백 저지막을 통해서 상기 기억전극 몸체의 측벽 위와, 상기 기억전극 몸체 아래를 제외한 배리어 금속층 위에 연장되도록, 제1금속에 대한 빠른 에칭속도와 제1 및 제2금속에 대한 강한 접착력을 갖는 제3금속으로 만들어진 측벽 전극막을 완전히 형성하는 단계와; 기억전극 몸체 아래와 측벽전극막 아래를 제외하고 상기 배리어 금속층의 상부표면과 에칭 백 지저막이 보여서, 상기 측벽 전극막은 기억전극 몸체의 측벽 위에만 남아있도록, 상기 측벽 전극막을 에칭백 시켜 기억전극 몸체의 측벽 위를 제외한 측벽 전극막을 선택적으로 제거하는 단계; 및 배리어 금속층의 주변영역 위와 상기 기억전극 몸체와 접촉하는 측벽 전극막 및 그의 주변 영역 위를 제외한 배리어 금속층 위에 연장되는 기억전극 몸체와 측벽 전극막 아래를 제외한 배리어 금속층과 에칭 백 저지막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  66. 제65항에 있어서, 제2 및 제3금속은 서로 동일한 것을 특징으로 하는 방법.
  67. 제65항에 있어서, 제2금속은 텅스텐 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 방법.
  68. 제65항 있어서, 제3금속은 텅스텐 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 방법.
  69. 제65항에 있어서, 제2금속은 몰리브덴 및 몰리브덴 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 방법.
  70. 제65항에 있어서, 제3금속은 몰리브덴 및 몰리브덴 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 방법.
  71. 제65항에 있어서, 제2 및 제3금속 중의 적어도 하나는 백금인 것을 특징으로 하는 방법.
  72. 제65항에 있어서, 제2금속은 루테늄 및 이산화루테늄으로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 방법.
  73. 제65항에 있어서, 제3금속은 루테늄 및 이산화루테늄으로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 방법.
  74. 제65항에 있어서, 제1금속은 티타늄 질화물인 것을 특징으로 하는 방법.
  75. 제65항에 있어서, 절연층은 실리콘 산화물 층간 절연체를 포함하는 것을 특징으로 하는 방법.
  76. 반도체 기억장치를 형성하는 방법에 있어서, 반도체 기판 상에 필드 산화물막을 선택적으로 형성하는 단계와; 상기 필드 산화물막과 반도체 기판 상에 실리콘 산화물 층간절연체를 형성하는 단계와; 접속 홀을 통해 나타난 반도체 기판의 상부표면을 갖도록 반도체 기판 위에 실리콘 산화물 층간절연체 안에 접속 홀을 형성하는 단계와; 상기 접속 홀 내에 폴리실리콘 접속 플러그를 형성하도록 폴리실리콘으로 상기 접속 홀을 매립하는 단계와; 상기 실리콘 산화물 층간 절연체와 폴리실리콘 접속 플러그 상에, 절연층에 대해 강한 접착력을 갖는 제1금속으로 이루어진 배리어 금속층을 형성하는 단계와; 상기 배리어 금속층의 전체 표면 상에, 제1금속에 대한 빠른 에칭속도와 제1금속에 대해 강한 접착력을 갖는 제2금속으로 이루어진 기억전극막을 형성하는 단계와; 상기 기억전극 상에, 제2금속에 대한 느린 에칭속도와 제2금속에 대한 강한 접착력을 갖는 에칭 백 저지막을 형성하는 단계와; 상기 에칭 백 저지막 위에 사진 석판술에 의해서 감광성 패턴을 형성하는 단계와; 에칭 백 저지막과 기억전극막을 선택적으로 제거하고 기억전극 몸체를 한정하지만, 절연막의 전체표면상에 배리어 금속층을 남기도록, 감광성 절연막 패턴을 마스크로서 사용하여 상기 에칭 백 저지막과 기억전극 막을 건식에칭시키는 단계와; 상기 에칭 백 저지막과 기억전극 몸체의 측벽 위와 상기 기억전극 몸체 아래를 제외한 배리어 금속층 위에 연장되도록, 제1금속에 대한 빠른 에칭속도와 제1 및 제2금속에 대한 강한 접착력을 갖는 제3금속으로 만들어진 측벽전극막을 완전히 형성하는 단계와; 상기 에칭 백 저지막과 배리어 금속층의 상부표면이 상기 기억전극 몸체와 측벽 전극막 아래를 제외하고 나타남으로써, 측벽 전극막이 상기 기억전극 몸체의 측벽 위에만 남아있도록, 상기 측벽 전극막을 에칭백 시켜서 상기 기억전극 몸체의 측벽 위를 제외한 측벽 전극막을 선택적으로 제거하는 단계와; 상기 기억전극 몸체의 측벽과 접촉하여 배리어 금속층의 주변영역 위에 있는 측벽 전극막과 주변 영역을 제외한 배리어 금속층 위에 연장되는 배리어 금속층을 포함하는 기억전극이 형성되도록, 상기 기억전극 몸체와 측벽 전극막 아래를 제외한 배리어 금속층과 에칭 백 저지막을 선택적으로 제거하는 단계와; 높은 유전상수를 갖고, 상기 기억전극의 측벽 및 상부표면과, 상기 기억전극 아래를 제외한 실리콘 산화물 층간 절연체 상에 연장되는 용량성 절연막을 형성하는 단계; 및 상기 용량성 절연막을 통해서 기억전극에 대면하는 대향 전극을 갖도록, 용량성 절연막 상에 대향 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  77. 제76항에 있어서, 제2 및 제3금속은 서로 동일한 것을 특징으로 하는 방법.
  78. 제77항에 있어서, 제2 및 제3금속은 텅스텐 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 방법.
  79. 제77항에 있어서, 제2 및 제3금속은 몰리브덴 및 몰리브덴 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 방법.
  80. 제77항에 있어서, 제2 및 제3금속 중의 적어도 하나는 백금인 것을 특징으로 하는 방법.
  81. 제77항에 있어서, 제2금속은 루테늄 및 이산화루테늄으로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 방법.
  82. 제76항에 있어서, 제1금속은 티타늄 질화물인 것을 특징으로 하는 방법.
  83. 제76항에 있어서, 에칭 백 저지막은 배리어 금속층과 동일한 재료로 이루어진 것을 특징으로 하는 방법.
  84. 제83항에 있어서, 에칭 백 저지막은 배리어 금속층과 동일하거나 큰 두께를 갖는 것을 특징으로 하는 방법.
  85. 제76항에 있어서, 에칭 백 저지막은 금속층과 배리어 Cl2가스를 사용하여 에칭되는 것을 특징으로 하는 방법.
  86. 반도체 기억장치를 형성하는 방법에 있어서, 반도체 기판 상에 필드 산화물막을 선택적으로 형성하는 단계와; 상기 필드 산화물막과 반도체 기판 상에 실리콘 산화물 층간절연체를 형성하는 단계와; 접속 홀을 통해 나타난 반도체 기판의 상부표면을 갖도록 반도체 기판 위에 실리콘 산화물 층간절연체 안에 접속 홀을 형성하는 단계와; 절연층에 대한 강한 접착력을 갖는 제1금속으로 이루어진 배리어 금속층을, 실리콘 산화물 층간 절연체 위와 상기 접속 홀 내에만 형성하는 단계와; 상기 배리어 금속층의 전체 표면 상에, 제1금속에 대한 빠른 에칭속도와 제1금속에 대해 강한 접착력을 갖는 제2금속으로 이루어진 기억전극막을 형성하는 단계와; 상기 기억전극 상에, 제2금속에 대한 느린 에칭속도와 제2금속에 대한 강한 접착력을 갖는 에칭 백 저지막을 형성하는 단계와; 상기 에칭 백 저지막 위에 사진 석판술에 의해서 감광성 절연막 패턴을 형성하는 단계와; 에칭 백 저지막과 기억전극막을 선택적으로 제거하고 기억전극 몸체를 한정하지만, 절연막의 전체표면 상에 배리어 금속층을 남기도록, 감광성 절연막 패턴을 마스크로서 사용하여 상기 에칭 백 저지막과 기억전극막을 건식에칭시키는 단계와; 상기 에칭 백 저지막과 기억전극 몸체의 측벽 위와 상기 기억전극 몸체 아래를 제외한 배리어 금속층 위에 연장되도록, 제1금속에 대한 빠른 에칭속도와 제1 및 제2금속에 대한 강한 접착력을 갖는 제3금속으로 만들어진 측벽전극막을 완전히 형성하는 단계와; 상기 에칭 백 저지막과 배리어 금속층의 상부표면이 상기 기억전극 몸체와 측벽 전극막 아래를 제외하고 나타남으로써, 측벽 전극막이 상기 기억전극 몸체의 측벽 위에만 남아있도록, 상기 측벽 전극막을 에칭백 시켜서 상기 기억전극 몸체의 측벽 위를 제외한 측벽 전극막을 선택적으로 제거하는 단계와; 상기 기억전극 몸체의 측벽과 접촉하여 배리어 금속층의 주변영역 위에 있는 측벽 전극막과 주변 영역을 제외한 배리어 금속층 위에 연장되는 배리어 금속층을 포함하는 기억 전극이 형성되도록, 상기 기억전극 몸체와 측벽 전극막 아래를 제외한 배리어 금속층과 에칭 백 저지막을 선택적으로 제거하는 단계와; 높은 유전상수를 갖고, 상기 기억전극의 측벽 및 상부표면과, 상기 기억전극 아래를 제외한 실리콘 산화물 층간 절연체 상에 연장되는 용량성 절연막을 형성하는 단계; 및 상기 용량성 절연막을 통해서 기억전극에 대면하는 대향 전극을 갖도록, 용량성 절연막 상에 대향 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  87. 제86항에 있어서, 제2 및 제3금속은 서로 동일한 것을 특징으로 하는 방법.
  88. 제87항에 있어서, 제2 및 제3금속은 텅스텐 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 방법.
  89. 제87항에 있어서, 제2 및 제3금속은 몰리브덴 및 몰리브덴 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 방법.
  90. 제87항에 있어서, 제2 및 제3금속 중의 적어도 하나는 백금인 것을 특징으로 하는 방법.
  91. 제87항에 있어서, 제2금속은 루테늄 및 이산화루테늄으로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 방법.
  92. 제86항에 있어서, 제1금속은 티타늄 질화물인 것을 특징으로 하는 방법.
  93. 제86항에 있어서, 에칭 백 저지막은 배리어 금속층과 동일한 재료로 이루어진 것을 특징으로 하는 방법.
  94. 제93항에 있어서, 에칭 백 저지막은 배리어 금속층과 동일하거나 큰 두께를 갖는 것을 특징으로 하는 방법.
  95. 제86항에 있어서, 에칭 백 저지막은 금속층과 배리어 Cl2가스를 사용하여 에칭되는 것을 특징으로 하는 방법.
  96. 반도체 기억장치를 형성하는 방법에 있어서, 반도체 기판 상에 필드 산화물막을 선택적으로 형성하는 단계와; 상기 필드 산화물막과 반도체 기판 상에 실리콘 산화물 층간절연체를 형성하는 단계와; 접속 홀을 통해 나타난 반도체 기판의 상부표면을 갖도록 반도체 기판 위에 실리콘 산화물 층간절연체 안에 접속 홀을 형성하는 단계와; 상기 접속 홀 내에 폴리실리콘 접속 플러그를 형성하도록 폴리실리콘으로 상기 접속 홀을 매립하는 단계와; 상기 실리콘 산화물 층간 절연체와 폴리실리콘 접속 플러그 상에, 절연층에 대해 강한 접착력을 갖는 제1금속으로 이루어진 배리어 금속층을 형성하는 단계와; 상기 배리어 금속층의 전체 표면 상에, 제1금속에 대한 빠른 에칭속도와 제1금속에 대해 강한 접착력을 갖는 제2금속으로 이루어진 기억전극막을 형성하는 단계와; 상기 에칭 백 저지막 위에 사진 석판술에 의해서 감광성 절연막 패턴을 형성하는 단계와; 에칭 백 저지막과 기억전극막을 선택적으로 제거하고 기억전극 몸체를 한정하지만, 절연막의 전체표면 상에 배리어 금속층을 남기도록, 감광성 절연막 패턴을 마스크로서 사용하여 상기 에칭 백 저지막과 기억전극막을 건식에칭시키는 단계와; 상기 에칭 백 저지막과 기억전극 몸체의 측벽 위와 상기 기억전극 몸체 아래를 제외한 배리어 금속층 위에 연장되도록, 제1금속에 대한 빠른 에칭속도와 제1 및 제2금속에 대한 강한 접착력을 갖는 제3금속으로 만들어진 측벽전극막을 완전히 형성하는 단계와; 상기 에칭 백 저지막과 배리어 금속층의 상부표면이 상기 기억전극 몸체와 측벽 전극막 아래를 제외하고 나타남으로써, 측벽 전극막이 상기 기억전극 몸체의 측벽 위에만 남아있도록, 상기 측벽 전극막을 에칭백 시켜서 상기 기억전극 몸체의 측벽 위를 제외한 측벽 전극막을 선택적으로 제거하는 단계와; 상기 기억전극 몸체의 측벽과 접촉하여 배리어 금속층의 주변영역 위에 있는 측벽 전극막과 주변 영역을 제외한 배리어 금속층 위에 연장되는 배리어 금속층을 포함하는 기억전극이 형성되도록, 상기 기억전극 몸체와 측벽 전극막 아래를 제외한 배리어 금속층과 에칭 백 저지막을 선택적으로 제거하는 단계와; 높은 유전상수를 갖고, 상기 기억전극의 측벽 및 상부표면과, 상기 기억전극 아래를 제외한 실리콘 산화물 층간 절연체 상에 연장되는 용량성 절연막을 형성하는 단계; 및 상기 용량성 절연막을 통해서 기억전극에 대면하는 대향 전극을 갖도록, 용량성 절연막 상에 대향 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  97. 제96항에 있어서, 제2 및 제3금속은 서로 동일한 것을 특징으로 하는 방법.
  98. 제97항에 있어서, 제2 및 제3금속은 텅스텐 및 텅스텐 질화물로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 방법.
  99. 제97항에 있어서, 제2 및 제3금속은 몰리브덴 및 몰리브덴 질화물로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 방법.
  100. 제97항에 있어서, 제2 및 제3금속 중의 적어도 하나는 백금인 것을 특징으로 하는 방법.
  101. 제97항에 있어서, 제2금속은 루테늄 및 이산화루테늄으로 이루어진 그룹으로부터 선택된 하나인 것을 특징으로 하는 방법.
  102. 제96항에 있어서, 제1금속은 티타늄 질화물인 것을 특징으로 하는 방법.
  103. 반도체 기억장치를 형성하는 방법에 있어서, 반도체 기판 상에 필드 산화물막을 선택적으로 형성하는 단계와; 상기 필드 산화물막과 반도체 기판 상에 실리콘 산화물 층간절연체를 형성하는 단계와; 접속 홀을 통해 나타난 반도체 기판의 상부표면을 갖도록 반도체 기판 위에 실리콘 산화물 층간절연체 안에 접속 홀을 형성하는 단계와; 상기 실리콘 산화물 층간 절연체와 폴리실리콘 접속 플러그 상에, 절연층에 대해 강한 접착력을 갖는 제1금속으로 이루어진 배리어 금속층을 형성하는 단계와; 상기 배리어 금속층의 전체 표면 상에, 제1금속에 대한 빠른 에칭속도와 제1금속에 대해 강한 접착력을 갖는 제2금속으로 이루어진 기억전극막을 형성하는 단계와; 상기 기억 전극 상에, 제2금속에 대한 느린 에칭 속도와 제2금속에 대한 강한 접착력을 갖는 에칭 백 저지막을 형성하는 단계와; 상기 에칭 백 저지막 위에 사진 석판술에 의해서 감광성 절연막 패턴을 형성하는 단계와; 에칭 백 저지막과 기억전극막을 선택적으로 제거하고 기억전극 몸체를 한정하지만, 절연막의 전체표면상에 배리어 금속층을 남기도록, 감광성 절연막 패턴을 마스크로서 사용하여 상기 에칭 백 저지막과 기억전극막을 건식에칭시키는 단계와; 상기 에칭 백 저지막과 기억전극 몸체의 측벽 위와 상기 기억전극 몸체 아래를 제외한 배리어 금속층 위에 연장되도록, 제1금속에 대한 빠른 에칭속도와 제1 및 제2금속에 대한 강한 접착력을 갖는 제3금속으로 만들어진 측벽전극막을 완전히 형성하는 단계와; 상기 에칭 백 저지막과 배리어 금속층의 상부표면이 상기 기억전극 몸체와 측벽 전극막 아래를 제외하고 나타남으로써, 측벽 전극막이 상기 기억전극 몸체의 측벽 위에만 남아있도록, 상기 측벽 전극막을 에칭백 시켜서 상기 기억전극 몸체의 측벽 위를 제외한 측벽 전극막을 선택적으로 제거하는 단계와; 상기 기억전극 몸체의 측벽과 접촉하여 배리어 금속층의 주변영역 위에 있는 측벽 전극막과 주변 영역을 제외한 배리어 금속층 위에 연장되는 배리어 금속층을 포함하는 기억전극이 형성되도록, 상기 기억전극 몸체와 측벽 전극막 아래를 제외한 배리어 금속층과 에칭 백 저지막을 선택적으로 제거하는 단계와; 높은 유전상수를 갖고, 상기 기억전극의 측벽 및 상부표면과, 상기 기억전극 아래를 제외한 실리콘 산화물 층간 절연체 상에 연장되는 용량성 절연막을 형성하는 단계; 및 상기 용량성 절연막을 통해서 기억전극에 대면하는 대향 전극을 갖도록, 용량성 절연막 상에 대향 전극을 형성한 단계를 포함하는 것을 특징으로 하는 방법.
  104. 제103항에 있어서, 제2 및 제3금속은 서로 동일한 것을 특징으로 하는 방법.
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    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261772A (ja) * 1997-01-14 1998-09-29 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
US6541812B2 (en) 1998-06-19 2003-04-01 Micron Technology, Inc. Capacitor and method for forming the same
KR100365739B1 (ko) * 1998-06-26 2003-02-19 주식회사 하이닉스반도체 캐패시터의텅스텐상부전극형성방법
TW386307B (en) * 1998-09-11 2000-04-01 United Microelectronics Corp Method of producing DRAM capacitor
US6720604B1 (en) * 1999-01-13 2004-04-13 Agere Systems Inc. Capacitor for an integrated circuit
KR100652795B1 (ko) * 2005-06-30 2006-12-01 주식회사 하이닉스반도체 질소성분이 함유된 금속막하드마스크를 이용한반도체소자의 스토리지노드콘택 형성 방법
US9059250B2 (en) 2012-02-17 2015-06-16 International Business Machines Corporation Lateral-dimension-reducing metallic hard mask etch

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5335138A (en) * 1993-02-12 1994-08-02 Micron Semiconductor, Inc. High dielectric constant capacitor and method of manufacture
JPH0730077A (ja) * 1993-06-23 1995-01-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH0794600A (ja) * 1993-06-29 1995-04-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3305483B2 (ja) * 1994-03-14 2002-07-22 三菱電機株式会社 半導体装置及びその製造方法
US5622893A (en) * 1994-08-01 1997-04-22 Texas Instruments Incorporated Method of forming conductive noble-metal-insulator-alloy barrier layer for high-dielectric-constant material electrodes

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