KR970024209A - 고유전율 커패시터 및 그 제조방법 - Google Patents

고유전율 커패시터 및 그 제조방법 Download PDF

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Abstract

본 발명은 고유전율 커패시터 및 그 제조방법에 관한 것이다. 반도체 소자의 커패시터 제조방법은, 기판위에 제 1 절연막과, 제 1 절연막위에 제 2 절연막을 형성하는 공정과; 커패시터 제 1 전극영역의 제 2 절연막을 제거하는 공정과; 제 2 절연막의 측면에 측벽을 형성하는 공정과; 접속구멍을 형성하기 위하여 제 2 절연막과 측벽을 마스크로 이용하여 제 1 절연막을 식각하는 공정과; 측벽과, 접속구멍위에 커패시터 제 1 전극을 형성하는 공정과; 커패시터 제 1 전극위에 유전층을 형성하는 공정과; 유전층위에 커패시터 제 2 전극을 형성하는 공정으로 이루어진다. 그리고, 반도체 소자의 커패시터는, 기판과; 기판의 상부에 형성되며, 접속구멍을 가진 제 1 절연막과; 제 1 절연막의 상부에 형성된 제 2 절연막과; 제 1 절연막의 상부 및 제 2 절연막의 측면에 형성되며, 아치형태로 구성된 측벽과; 유전층상에 형성된 커패시터 제 1 전극과; 커패시터 제 1 전극상에 형성된 커패시터 제 2 전극으로 구성된다.

Description

고유전율 커패시터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도의 (가) 내지 (카)는 본 발명의 일 실시예에 따른 커패시터 제조 방법을 단계적으로 나타낸 단면도.

Claims (21)

  1. 기판위에 제 1 절연막과, 상기 제 1 절연막위에 제 2 절연막을 형성하는 공정과; 커패시터 제 1 전극영역의 제 2 절연막을 제거하는 공정과; 제 2 절연막의 측면에 측벽을 형성하는 공정과; 접속구멍을 형성하기 위하여 제 2 절연막과 측벽을 마스크로 이용하여 제 1 절연막을 식각하는 공정과; 측벽과, 접속구멍위에 커패시터 제 1 전극을 형성하는 공정과; 상기 커패시터 제 1 전극위에 유전층을 형성하는 공정과; 상기 유전층위에 커패시터 제 2 전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  2. 제1항에 있어서, 상기 제 1 절연막은 게이트 전극과 필드산화막을 포함한 기판위에 증착되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  3. 제1항에 있어서, 상기 제 1 절연막은 3,000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  4. 제1항에 있어서, 상기 제 1 절연막과 제 2 절연막을 형성시키는 공정의 사이에, 제 1 절연막의 상부에 제1실리콘 질화막을 평탄하게 형성하는 공정을 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  5. 제4항에 있어서, 상기 제1실리콘 질화막은 300Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  6. 제1항에 있어서, 상기 제 2 절연막을 형성한 후, 그 절연막의 상부에 제2실리콘 질화막을 형성시키는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  7. 제6항에 있어서, 상기 제2실리콘 질화막의 상부에는 감광막이 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  8. 제6항에 있어서, 상기 제2실리콘 질화막은 500Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  9. 제7항에 있어서, 상기 감광막은 H2O2/H2SO4용액에 침지하여 제거시키는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  10. 제8항에 있어서, 상기 제2 실리콘 질화막은 CHF3/CF4의 에천트를 사용한 RIE 방식으로 에칭하여 제거시키는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  11. 제1항에 있어서, 상기 제 2 절연막을 제거하는 공정에서, 상기 제 2 절연막은 CHF3/CF4의 에천트를 사용한 RIF 방식으로 에칭하여 제거시키는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  12. 제1항에 있어서, 상기 제 2 절연막을 형성하는 공정전에, 제1 및 제 2 절연막에 다결정 실리콘층을 형성시키는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  13. 제12항에 있어서, 상기 다결정 실리콘층은 1500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  14. 제1항에 있어서, 상기 제2 절연막의 측면에 형성된 측벽은 아치형태로 형성시키는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  15. 제1항에 있어서, 상기 커패시터 제 1 전극은, 전도성을 갖는 장벽층(Barrier layer)과 상기 장벽층위에 산화(Oxidation)가 거의 안되는 전도성 층으로 이루어진 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  16. 제15항에 있어서, 상기 장벽층은 TiN, Ta, W 중의 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  17. 제15항에 있어서, 상기 전도성층은 Pt, RuO2, Ir Oxide, Indium Oxide중의 어느 하나인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  18. 제1항에 있어서, 상기 유전층은 Ta2O5, BaSrTiO3, BaTiO3, SrTiO3, PbzrO3, PZT, PIZT, 무기 절연금속산화물(Inorganic insulating metal oxide)로 이루어진 그룹으로부터 선택된 물질중의 어느 하나인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  19. 제1항에 있어서, 상기 제 2 전극은 Pt 또는 W인 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  20. 기판과; 상기 기판의 상부에 형성되며, 접속구멍을 가진 제 1 절연막과; 상기 제 1 절연막의 상부에 형성된 제 2 절연막과 상기 제 1 절연막의 상부 및 제 2 절연막의 측면에 형성되며, 아치형태로 구성된 측벽과; 유전층상에 형성된 커패시터 제 1 전극과; 상기 커패시터 제 1 전극상에 형성된 커패시터 제 2 전극으로 구성되는 것을 특징으로 하는 반도체소자의 커패시터.
  21. 제20항에 있어서, 상기 측벽은 폴리실리콘과 같은 전도성 물질로 이루어진 것을 특징으로 하는 반도체소자의 커패시터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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