KR960026841A - 고유전율 재료를 이용한 커패시터 및 그 제조방법 - Google Patents

고유전율 재료를 이용한 커패시터 및 그 제조방법 Download PDF

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Abstract

고유전율 재료를 이용한 캐패시터 및 그 제조방법이 개시되어 있다.
반도체 기판 상에 형성되고 도전성플러그로 매립된 콘택홀을 구비하며 그 상부의 일부에 일정한 깊이의 트랜치가 형성된 절연층, 상기 도전성플러그를 통해 상기 기관과 접촉하도록 상기 절연층 상부에 형성된 베리어층 (barrier layer), 상기 베리어층 상부에 상기 베리어층을 감싸도록 형성된 하부정극, 상기 하부전극 및 상기 절연층 상부에 형성된 유전막, 및 상기 유전막 상부에 형성된 상부전극을 구비하는 것을 특징으로 하는 캐패시터를 제공한다. 부유 캐패시터 발생을 방지할 수 있을 뿐만 아니라, 하부전극 표면 전체에 유효한 전하축적이 가능하므로 커패시턴스를 증가시킬 수 있다.

Description

고유전율 재료를 이용한 커패시터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2C도는 본 발명의 제1실시예에 의한 커패시터 제조방법을 단계적으로 도시한 공정순서도.

Claims (14)

  1. 반도체 기판 상에 형성되고 도전성플러그로 매립된 콘택홀을 구비하며 그 상부의 일부에 일정한 깊이의 트랜치가 형성된 절연층; 상기 도전성플러그를 통해 상기 기관과 접촉하도록 상기 절연층 상부에 형성된 하부전극; 상기 하부전극 및 상기 절연층 상부에 형성된 유전막; 및 상기 유전막 상부에 형성된 상부전극을 구비하는 것을 특징으로 하는 커패시터.
  2. 제1항에 있어서, 상기 트렌치는 상기 하부전극 형성시 상기 하부전극의 오버에치(over~etch)에 의해형성된 것을 특징으로 하는 커패시터.
  3. 제1항에 있어서, 상기 트랜치는 상기 유전체막의 두께보다 깊이 형성되는 것을 특징으로 하는 커패시터.
  4. 제1항에 있어서, 상기 유전체막은 300~500A의 두께로 형성된 것을 특징으로 하는 커패시터.
  5. 제1항에 있어서, 상기 도전성플러그는 다결정실리콘으로 형성된 것을 특징으로 하는 커패시터.
  6. 제1항에 있어서, 상기 유전체막은 PST (pbzrtio3),BST(BaSrTiO3), SrTiO3,BaTiO3PbTiO3및 BiTi3O12군에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 커패시터.
  7. 제1항에 있어서, 상기 하부전극은 하부에 상기 도전성플러그와 접촉하는 베리어층(barrier layer)을 더 구비하는 것을 특징으로 하는 커패시터.
  8. 제7항에 있어서, 상기 하부전극은 상기 베리어층의 상부면과 측부면에 접촉하는 부분들로 구성된 것을 특징으로 하는 커패시터.
  9. 제7항에 있어서, 상기 베리어층은 내화금속으로, 하부전극은 금속으로 형성된 것을 특징으로 하는 커패시터.
  10. 제9항에 있어서, 상기 금속은 백금인 것을 특징으로 하는 커패시터.
  11. 반도체 기판 상에 절연층을 형성한 다음 패터링하여 콘택홀을 형성하는 단계; 상기 콘택홀을 도전성플러그로 매립하는 단계; 콘택홀이 매립된 상기 결과물 상에 제1도전층을 중착하는 단계; 상기 제1도전층 상에 하부전극 패턴 형성을 위한 마스크를 적용하고 상기 제1도전층에 대해 오버에칭(over~etching)을 실시함으로써, 커패시터의 하부전극을 형성하고 상기 절연층 상에 트랜치를 형성하는 단계;상기 결과물 상에 커패시터의유전막을 형성하는 단계; 및 상기 유전막 상부에 커패시터의 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 커패시터 제조방법.
  12. 반도체 기판 상에 절연층을 형성한 다음 패터닝하여 콘택홀을 형성하는 단계; 상기 콘택홀을 도전성플러그로 매립하는 단계; 콘택홀이 매립된 상기 결과물 상에 베리어층 및 제1도전층을 차례로 형성하는 단계;상기 제1도전층 및 베리어층 상에 하부전극 패턴 형성을 위한 마스크를 적용하여 상기 제1도전층 및 베리어층을 패터닝하는 단계 패터닝된 상기 제1도전층 및 베리어층의 측벽에 도전물을 중착한 다음 에치백하여 스페이서를 형성하는 단계; 상기 스페이서를 마스크로 사용하여 상기 절연층을 오버에치하여 상기 절연층 상에 트랜치를 형성하는 단계; 상기 결과물 상에 커패시터의 유전막을 형성하는 단계; 및 상기 유전막 상부에 커패시터의 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 커패시터 제조방법.
  13. 제12항에 잇어서, 상기 스페이서는 상기 제1도전층과 동일한 물질로 형성하는 것을 특징으로 하는 커패시터 제조방법.
  14. 제12항에 있어서, 상기 스페이서를 형성하기 위한 도전물은 500A의 두께로 형성하는 것을 특징으로 하는 커패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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