JP3415478B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3415478B2 JP3415478B2 JP12444499A JP12444499A JP3415478B2 JP 3415478 B2 JP3415478 B2 JP 3415478B2 JP 12444499 A JP12444499 A JP 12444499A JP 12444499 A JP12444499 A JP 12444499A JP 3415478 B2 JP3415478 B2 JP 3415478B2
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、更に詳細には、良好なキャパシタ特
性を備えた半導体装置及びその製造方法に関するもので
ある。
の製造方法に関し、更に詳細には、良好なキャパシタ特
性を備えた半導体装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】半導体装置では、ＤＲＡＭのように、半
導体装置を構成する半導体素子の一つとしてキャパシタ
を設けることが多い。そして、半導体装置の高集積化及
び微細化に伴い、キャパシタにも微細化することが求め
られている。キャパシタの微細化の一つの手法として、
例えば１９９７ Symposium on VLSITechnology Digest
of Technical Papersの１７頁及び１８頁に記載されて
いるように、上部及び下部電極としてＲｕ膜を、並びに
キャパシタ誘電体層としてＢＳＴ膜等の高誘電率膜を使
ったスタックドキャパシタが提案されている。
導体装置を構成する半導体素子の一つとしてキャパシタ
を設けることが多い。そして、半導体装置の高集積化及
び微細化に伴い、キャパシタにも微細化することが求め
られている。キャパシタの微細化の一つの手法として、
例えば１９９７ Symposium on VLSITechnology Digest
of Technical Papersの１７頁及び１８頁に記載されて
いるように、上部及び下部電極としてＲｕ膜を、並びに
キャパシタ誘電体層としてＢＳＴ膜等の高誘電率膜を使
ったスタックドキャパシタが提案されている。
【０００３】ここで、図６及び図７を参照して、従来の
スタックドキャパシタの構成及び作製方法を説明する。
図６（ａ）から（ｄ）及び図７（ｅ）から（ｇ）は、そ
れぞれ、従来の方法に従ってスタックドキャパシタを作
製した際の工程毎の基板断面図である。従来の方法に従
ってスタックドキャパシタを作製する際には、先ず、図
６（ａ）に示すように、基板１２上の第１層間絶縁膜１
４を貫通して基板１２の拡散層に接続する容量コンタク
ト１６をポリシリコンにより形成する。次いで、第１層
間絶縁膜１４上に密着層としてＳｉＮ膜１８を、更に第
２層間絶縁膜２０を成膜する。
スタックドキャパシタの構成及び作製方法を説明する。
図６（ａ）から（ｄ）及び図７（ｅ）から（ｇ）は、そ
れぞれ、従来の方法に従ってスタックドキャパシタを作
製した際の工程毎の基板断面図である。従来の方法に従
ってスタックドキャパシタを作製する際には、先ず、図
６（ａ）に示すように、基板１２上の第１層間絶縁膜１
４を貫通して基板１２の拡散層に接続する容量コンタク
ト１６をポリシリコンにより形成する。次いで、第１層
間絶縁膜１４上に密着層としてＳｉＮ膜１８を、更に第
２層間絶縁膜２０を成膜する。
【０００４】次いで、フォトレジスト膜を第２層間絶縁
膜２０上に成膜し、図６（ｂ）に示すように、フォトレ
ジスト膜をパターニングして、容量コンタクト１６上に
開口パターン２２を有するエッチングマスク２４を形成
する。続いて、エッチングマスク２４下の第２層間絶縁
膜２０及びＳｉＮ膜１８をエッチングして、図６（ｃ）
に示すように、容量コンタクト１６を露出させる開口２
６を形成する。次に、図６（ｄ）に示すように、開口２
６の開口壁を含めて基板面にＲｕ膜２８をスパッタリン
グにより堆積させる。
膜２０上に成膜し、図６（ｂ）に示すように、フォトレ
ジスト膜をパターニングして、容量コンタクト１６上に
開口パターン２２を有するエッチングマスク２４を形成
する。続いて、エッチングマスク２４下の第２層間絶縁
膜２０及びＳｉＮ膜１８をエッチングして、図６（ｃ）
に示すように、容量コンタクト１６を露出させる開口２
６を形成する。次に、図６（ｄ）に示すように、開口２
６の開口壁を含めて基板面にＲｕ膜２８をスパッタリン
グにより堆積させる。
【０００５】次に、開口壁以外の基板面のＲｕ膜２８を
ＣＭＰ法等により除去して、図７（ｅ）に示すように、
開口壁に沿ってＲｕ膜２８を残存させ、下部電極２８を
形成する。続いて、図７（ｆ）に示すように、酸素雰囲
気下で、ＣＶＤ法により基板面全面にわたり（Ｂａ，Ｓ
ｒ）ＴｉＯ3 膜（以下、ＢＳＴ膜と言う）を成膜して容
量絶縁膜３０を形成する。更に、図７（ｇ）に示すよう
に、基板面にＲｕ膜をスパッタリングにより堆積させ
て、上部電極３２を形成する。
ＣＭＰ法等により除去して、図７（ｅ）に示すように、
開口壁に沿ってＲｕ膜２８を残存させ、下部電極２８を
形成する。続いて、図７（ｆ）に示すように、酸素雰囲
気下で、ＣＶＤ法により基板面全面にわたり（Ｂａ，Ｓ
ｒ）ＴｉＯ3 膜（以下、ＢＳＴ膜と言う）を成膜して容
量絶縁膜３０を形成する。更に、図７（ｇ）に示すよう
に、基板面にＲｕ膜をスパッタリングにより堆積させ
て、上部電極３２を形成する。
【０００６】
【発明が解決しようとする課題】しかし、上述した従来
のスタックドキャパシタの作製方法には、以下のような
問題があった。第１の問題は、容量コンタクトのコンタ
クト抵抗が増大するということである。下部電極を成膜
する際、第１層間絶縁膜をエッチング加工して開口を形
成し、次いで開口壁を含めた基板面に下部電極としてＲ
ｕ膜を成膜している。開口壁はエッチング加工面になっ
ているために、平滑性が悪いので、良好な結晶性を示す
結晶配向の揃ったＲｕ膜を成長させることが難しく、そ
のために、下部電極のＲｕ膜の耐酸化性が悪くなる。そ
の結果、ＣＶＤ法によるＢＳＴ膜の成膜時、酸素雰囲気
中の酸素がＲｕ膜を透過して容量コンタクトに達し、ポ
リシリコンを酸化するので、コンタクト抵抗が増大し、
キャパシタの書き込み、読み出し速度が遅くなる。
のスタックドキャパシタの作製方法には、以下のような
問題があった。第１の問題は、容量コンタクトのコンタ
クト抵抗が増大するということである。下部電極を成膜
する際、第１層間絶縁膜をエッチング加工して開口を形
成し、次いで開口壁を含めた基板面に下部電極としてＲ
ｕ膜を成膜している。開口壁はエッチング加工面になっ
ているために、平滑性が悪いので、良好な結晶性を示す
結晶配向の揃ったＲｕ膜を成長させることが難しく、そ
のために、下部電極のＲｕ膜の耐酸化性が悪くなる。そ
の結果、ＣＶＤ法によるＢＳＴ膜の成膜時、酸素雰囲気
中の酸素がＲｕ膜を透過して容量コンタクトに達し、ポ
リシリコンを酸化するので、コンタクト抵抗が増大し、
キャパシタの書き込み、読み出し速度が遅くなる。
【０００７】第２の問題は、第２層間絶縁膜の上面のＲ
ｕ膜をＣＭＰにより除去しているので、開口壁に下部電
極として形成したＲｕ膜がＣＭＰ中に剥離するおそれが
あることである。Ｒｕ膜は、ポリシリコンとの密着性は
良いものの、第１層間絶縁膜を構成するＳｉＯ2 膜等と
の密着性が悪い。その結果、Ｒｕ膜にＣＭＰ加工を施し
た際、Ｒｕ膜が開口壁から剥離して、キャパシタの静電
容量の不足を招くおそれがある。第３の問題は、容量絶
縁膜として成膜したＢＳＴ膜と下部電極として形成した
Ｒｕ膜との界面に不純物が存在するために、所望のキャ
パシタ特性を得ることが難しいことである。それは、Ｒ
ｕ膜にＣＭＰ加工を施した際に、研磨剤とか、研磨によ
り生じたＲｕ粒子等の微粒子が、開口の底のＲｕ膜上に
残留する。残留した微粒子を除去することは実際には難
しく、結果として、Ｒｕ膜とＢＳＴ膜との界面に不純物
となって存在するからである。上述のＲｕは貴金属であ
るが、一般には、他の貴金属もＲｕと同様の性質を有す
る。また、高融点金属にも同様の性質がある。
ｕ膜をＣＭＰにより除去しているので、開口壁に下部電
極として形成したＲｕ膜がＣＭＰ中に剥離するおそれが
あることである。Ｒｕ膜は、ポリシリコンとの密着性は
良いものの、第１層間絶縁膜を構成するＳｉＯ2 膜等と
の密着性が悪い。その結果、Ｒｕ膜にＣＭＰ加工を施し
た際、Ｒｕ膜が開口壁から剥離して、キャパシタの静電
容量の不足を招くおそれがある。第３の問題は、容量絶
縁膜として成膜したＢＳＴ膜と下部電極として形成した
Ｒｕ膜との界面に不純物が存在するために、所望のキャ
パシタ特性を得ることが難しいことである。それは、Ｒ
ｕ膜にＣＭＰ加工を施した際に、研磨剤とか、研磨によ
り生じたＲｕ粒子等の微粒子が、開口の底のＲｕ膜上に
残留する。残留した微粒子を除去することは実際には難
しく、結果として、Ｒｕ膜とＢＳＴ膜との界面に不純物
となって存在するからである。上述のＲｕは貴金属であ
るが、一般には、他の貴金属もＲｕと同様の性質を有す
る。また、高融点金属にも同様の性質がある。
【０００８】以上説明したように従来の作製方法では、
所定のキャパシタ特性を示すキャパシタを作製すること
が難しい。キャパシタが所定のキャパシタ特性を示さな
いと、半導体装置も所定の装置特性を有することができ
ない。そこで、本発明の目的は、所定のキャパシタ特性
を有するキャパシタを備えた半導体装置を提供するこ
と、及びそのような半導体装置を製造する方法を提供す
ることである。
所定のキャパシタ特性を示すキャパシタを作製すること
が難しい。キャパシタが所定のキャパシタ特性を示さな
いと、半導体装置も所定の装置特性を有することができ
ない。そこで、本発明の目的は、所定のキャパシタ特性
を有するキャパシタを備えた半導体装置を提供するこ
と、及びそのような半導体装置を製造する方法を提供す
ることである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置は、容量電極に貴金属や高
融点金属を含む材料を使用し、容量絶縁膜に高誘電率膜
を使用したスタックドキャパシタを備えた半導体装置に
おいて、前記スタックドキャパシタの下部電極の縦方向
断面の外形輪郭形状は、上辺より下辺の方の長さが大き
い略台形であり、その中に凹部を有することを特徴とし
ている。
に、本発明に係る半導体装置は、容量電極に貴金属や高
融点金属を含む材料を使用し、容量絶縁膜に高誘電率膜
を使用したスタックドキャパシタを備えた半導体装置に
おいて、前記スタックドキャパシタの下部電極の縦方向
断面の外形輪郭形状は、上辺より下辺の方の長さが大き
い略台形であり、その中に凹部を有することを特徴とし
ている。
【００１０】本発明では、後述するように、第１の絶縁
膜の平滑で平坦な非エッチング加工面上に下部電極を形
成できるので、結晶性が良好で、従って耐酸化性が良好
な下部電極となっている。よって、容量コンタクトの抵
抗が低い。また、好適には、前記下部電極は、絶縁膜内
に埋め込まれ、下面で容量コンタクトに接続している。
これにより、下部電極の周りの絶縁膜をエッチングマス
クにして下部電極をエッチングして自己整合的に凹部を
形成することができる。更には、従来のように絶縁膜上
の下部電極をＣＭＰ法等により除去する必要が無いの
で、下部電極の剥離等の問題が生じない。
膜の平滑で平坦な非エッチング加工面上に下部電極を形
成できるので、結晶性が良好で、従って耐酸化性が良好
な下部電極となっている。よって、容量コンタクトの抵
抗が低い。また、好適には、前記下部電極は、絶縁膜内
に埋め込まれ、下面で容量コンタクトに接続している。
これにより、下部電極の周りの絶縁膜をエッチングマス
クにして下部電極をエッチングして自己整合的に凹部を
形成することができる。更には、従来のように絶縁膜上
の下部電極をＣＭＰ法等により除去する必要が無いの
で、下部電極の剥離等の問題が生じない。
【００１１】本発明では、容量電極（下部電極、上部電
極）として、貴金属（例えば、Ｐｔ、Ｒｕ、Ｉｒ、Ｏ
ｓ）や高融点金属（例えば、Ｗ、Ｃｒ、Ｍｏ、Ｒｅ、及
びＲｈ）の金属群から選んだいずれかの金属か、前記い
ずれかの金属の導電性酸化物か、前記金属群の中の複数
の金属で構成される混晶金属か、前記混晶金属の導電性
酸化物か、のうちのいずれかである。いずれかの金属の
導電性酸化物とは、例えばＲｕＯ2 , ＩｒＯ2 ，ＯｓＯ
2 などである。いずれかの金属と金属群の他の金属との
混晶金属とは、例えばＲｕxＩｒ1-x 、Ｒｕx Ｏｓ1-x
などである。また、下部電極が、ＡＢＯ3 で表されるペ
ロブスカイト構造導電性酸化物（ここで、ＡはＥｕ、Ｓ
ｒ、Ｌａ、Ｃａ、Ｒｅ、Ｂａ、及びＥｒ等のいずれか、
並びにＢはＮｂ、Ｉｒ、Ｔｉ、Ｎｉ、Ｃｒ、Ｒｕ、Ｍ
ｏ、Ｃｏ、Ｖ、Ｗ、Ｆｅ、及びＰｂ等のいずれかであ
る）で形成されている。ペロブスカイト構造導電性酸化
物の代表的なものは、例えばＳｒＲｕＯ3 、ＳｒＣｒＯ
3 、ＢａＰｂＯ3 などである。更には、下部電極が、Ａ
2 Ｂ2 Ｏ7 で表されるパイロクロア構造導電性酸化物
（ここで、ＡはＬｎ、Ｂｉ、Ｃｄ、Ｌｕ、Ｂｉ、Ｐｂ、
及びＴｉ等のいずれか、並びにＢはＯｓ、Ｒｈ、Ｒｅ、
Ｒｕ、及びＩｒ等のいずれかである）で形成されてい
る。パイロクロア構造導電性酸化物の代表的なものは、
例えばＰｂ2 Ｏｓ2Ｏ7 やＢｉ2 Ｒｕ2 Ｏ7 などであ
る。
極）として、貴金属（例えば、Ｐｔ、Ｒｕ、Ｉｒ、Ｏ
ｓ）や高融点金属（例えば、Ｗ、Ｃｒ、Ｍｏ、Ｒｅ、及
びＲｈ）の金属群から選んだいずれかの金属か、前記い
ずれかの金属の導電性酸化物か、前記金属群の中の複数
の金属で構成される混晶金属か、前記混晶金属の導電性
酸化物か、のうちのいずれかである。いずれかの金属の
導電性酸化物とは、例えばＲｕＯ2 , ＩｒＯ2 ，ＯｓＯ
2 などである。いずれかの金属と金属群の他の金属との
混晶金属とは、例えばＲｕxＩｒ1-x 、Ｒｕx Ｏｓ1-x
などである。また、下部電極が、ＡＢＯ3 で表されるペ
ロブスカイト構造導電性酸化物（ここで、ＡはＥｕ、Ｓ
ｒ、Ｌａ、Ｃａ、Ｒｅ、Ｂａ、及びＥｒ等のいずれか、
並びにＢはＮｂ、Ｉｒ、Ｔｉ、Ｎｉ、Ｃｒ、Ｒｕ、Ｍ
ｏ、Ｃｏ、Ｖ、Ｗ、Ｆｅ、及びＰｂ等のいずれかであ
る）で形成されている。ペロブスカイト構造導電性酸化
物の代表的なものは、例えばＳｒＲｕＯ3 、ＳｒＣｒＯ
3 、ＢａＰｂＯ3 などである。更には、下部電極が、Ａ
2 Ｂ2 Ｏ7 で表されるパイロクロア構造導電性酸化物
（ここで、ＡはＬｎ、Ｂｉ、Ｃｄ、Ｌｕ、Ｂｉ、Ｐｂ、
及びＴｉ等のいずれか、並びにＢはＯｓ、Ｒｈ、Ｒｅ、
Ｒｕ、及びＩｒ等のいずれかである）で形成されてい
る。パイロクロア構造導電性酸化物の代表的なものは、
例えばＰｂ2 Ｏｓ2Ｏ7 やＢｉ2 Ｒｕ2 Ｏ7 などであ
る。
【００１２】好適には、エッチング加工性が良好なＷ、
Ｒｕ、ＲｕＯ2 、ＩｒＯ2 、次いで良好なＰｔ、Ｉｒ、
Ｏｓ、及びその金属酸化物等を使用する。また、耐酸化
性の観点から、耐酸化性が高いＩｒ、Ｏｓ、Ｃｒ、Ｍ
ｏ、Ｒｅ、及びＲｈが望ましい。
Ｒｕ、ＲｕＯ2 、ＩｒＯ2 、次いで良好なＰｔ、Ｉｒ、
Ｏｓ、及びその金属酸化物等を使用する。また、耐酸化
性の観点から、耐酸化性が高いＩｒ、Ｏｓ、Ｃｒ、Ｍ
ｏ、Ｒｅ、及びＲｈが望ましい。
【００１３】本発明の好適な実施態様では、下部電極の
側壁と絶縁膜との間に、密着層が介在する。密着層とし
て、例えばＳｉＮX 膜が設けてある。これにより、下部
電極の側壁部分の絶縁膜からの剥離を一層確実に防止す
ることができる。また、下部電極は、筒状体又は箱状体
として形成され、筒状体又は箱状体の平面形状には制約
はなく、円筒状、角筒状等の筒状体でも、正方形状、長
方形状、平行四辺形状の箱状体でも良い。更には、本発
明に係る半導体装置は、下部電極の凹部の底壁面及び側
壁面上、並びにそれに連続する絶縁膜上に形成された容
量絶縁膜と容量絶縁膜上に形成された上部電極とを有す
る。
側壁と絶縁膜との間に、密着層が介在する。密着層とし
て、例えばＳｉＮX 膜が設けてある。これにより、下部
電極の側壁部分の絶縁膜からの剥離を一層確実に防止す
ることができる。また、下部電極は、筒状体又は箱状体
として形成され、筒状体又は箱状体の平面形状には制約
はなく、円筒状、角筒状等の筒状体でも、正方形状、長
方形状、平行四辺形状の箱状体でも良い。更には、本発
明に係る半導体装置は、下部電極の凹部の底壁面及び側
壁面上、並びにそれに連続する絶縁膜上に形成された容
量絶縁膜と容量絶縁膜上に形成された上部電極とを有す
る。
【００１４】本発明の更に好適な実施態様では、前記下
部電極は下から順に互いに組成の異なる第１及び第２の
電極層で構成され、前記凹部の底が前記第１の電極層で
形成されている。前記第１の電極層と前記第２の電極層
を同じ条件でエッチングした時に、第１の電極層の方が
エッチングレートの低い組成である。これにより、第２
の電極層をエッチングして所定寸法の深さの凹部を形成
することが容易になる。また、バリヤメタルとしては、
Ｔｉ、Ｔａ、Ｗ等、或いはその窒化物、或いはそれらの
積層膜からなり、望ましくは、ＴｉＮ／Ｔｉ積層膜、Ｔ
ａＮX ／Ｔｉ積層膜、或いはＴａＮX ／Ｔａ積層膜など
の密着性の良いバリアメタル層を備えている。これによ
り、ＣＶＤ法によりＢＳＴ膜等を容量絶縁膜として成膜
する際、酸素雰囲気中の酸素が第１の電極層を透過して
容量コンタクトに達し、ポリシリコンを酸化して高抵抗
化するのを防止する。
部電極は下から順に互いに組成の異なる第１及び第２の
電極層で構成され、前記凹部の底が前記第１の電極層で
形成されている。前記第１の電極層と前記第２の電極層
を同じ条件でエッチングした時に、第１の電極層の方が
エッチングレートの低い組成である。これにより、第２
の電極層をエッチングして所定寸法の深さの凹部を形成
することが容易になる。また、バリヤメタルとしては、
Ｔｉ、Ｔａ、Ｗ等、或いはその窒化物、或いはそれらの
積層膜からなり、望ましくは、ＴｉＮ／Ｔｉ積層膜、Ｔ
ａＮX ／Ｔｉ積層膜、或いはＴａＮX ／Ｔａ積層膜など
の密着性の良いバリアメタル層を備えている。これによ
り、ＣＶＤ法によりＢＳＴ膜等を容量絶縁膜として成膜
する際、酸素雰囲気中の酸素が第１の電極層を透過して
容量コンタクトに達し、ポリシリコンを酸化して高抵抗
化するのを防止する。
【００１５】エッチングモニターで第２の電極層のエッ
チングの終点を検出し易いように、好ましくは、第２の
電極層の構成元素（酸素を除く）のうち少なくとも一つ
の元素が、第１の電極層の構成元素と異なることが望ま
しい。バリアメタル層と接触する第１の電極層として金
属の導電性酸化物を用いると、金属の導電性酸化物は、
酸素を含むために、バリアメタル層や容量コンタクトが
酸化されやすい。従って、金属の導電性酸化物を用いる
場合には、第２の電極層として用いることが望ましい。
更には、第１の電極層と第２の電極層との組み合わせで
は、耐酸化性を比べた場合、ＩｒがＲｕより高いので、
第１の電極層としてＩｒ、或いはＩｒを含む混晶金属で
あることが好ましい。第１の電極層をエッチングストッ
パー層として用いることが望ましく、この場合には、第
２の電極層は、エッチング速度が第１の電極層のエッチ
ング速度より速い金属であるか、或いは、第２の電極層
のエッチング速度が第１の電極層のエッチング速度より
速くなるように、エッチング条件を設定する。
チングの終点を検出し易いように、好ましくは、第２の
電極層の構成元素（酸素を除く）のうち少なくとも一つ
の元素が、第１の電極層の構成元素と異なることが望ま
しい。バリアメタル層と接触する第１の電極層として金
属の導電性酸化物を用いると、金属の導電性酸化物は、
酸素を含むために、バリアメタル層や容量コンタクトが
酸化されやすい。従って、金属の導電性酸化物を用いる
場合には、第２の電極層として用いることが望ましい。
更には、第１の電極層と第２の電極層との組み合わせで
は、耐酸化性を比べた場合、ＩｒがＲｕより高いので、
第１の電極層としてＩｒ、或いはＩｒを含む混晶金属で
あることが好ましい。第１の電極層をエッチングストッ
パー層として用いることが望ましく、この場合には、第
２の電極層は、エッチング速度が第１の電極層のエッチ
ング速度より速い金属であるか、或いは、第２の電極層
のエッチング速度が第１の電極層のエッチング速度より
速くなるように、エッチング条件を設定する。
【００１６】本発明で、高誘電率膜は、一部層又は全層
が、化学式ＡＢＯ3 として表される化合物〔ここで、Ａ
はＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌｉ、Ｋのうちの少
なくとも一種以上であり、ＢはＺｒ、Ｔｉ、Ｔａ、Ｎ
ｂ、Ｍｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗのうちの少なくとも一
種以上であり〕、化学式が（Ｂｉ2 Ｏ2 ）（Ａm-1 Ｂm
Ｏ3m+1、ｍ＝１、２、３、４、５）として表される化合
物〔ここで、ＡはＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉの
うちの少なくとも一種以上であり、ＢはＮｂ、Ｔａ、Ｔ
ｉ、Ｗのうちの少なくとも一種以上であり〕、及びＴａ
2 Ｏ5 のいずれかで形成されている。例えば、（Ｂａ，
Ｓｒ）ＴｉＯ3 、Ｔａ2 Ｏ5 、Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ3 、ＳｒＢｉ2 ＴａＯ9 など広く知られている高誘電
率酸化膜や強誘電率酸化膜を使用する。
が、化学式ＡＢＯ3 として表される化合物〔ここで、Ａ
はＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌｉ、Ｋのうちの少
なくとも一種以上であり、ＢはＺｒ、Ｔｉ、Ｔａ、Ｎ
ｂ、Ｍｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗのうちの少なくとも一
種以上であり〕、化学式が（Ｂｉ2 Ｏ2 ）（Ａm-1 Ｂm
Ｏ3m+1、ｍ＝１、２、３、４、５）として表される化合
物〔ここで、ＡはＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉの
うちの少なくとも一種以上であり、ＢはＮｂ、Ｔａ、Ｔ
ｉ、Ｗのうちの少なくとも一種以上であり〕、及びＴａ
2 Ｏ5 のいずれかで形成されている。例えば、（Ｂａ，
Ｓｒ）ＴｉＯ3 、Ｔａ2 Ｏ5 、Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ3 、ＳｒＢｉ2 ＴａＯ9 など広く知られている高誘電
率酸化膜や強誘電率酸化膜を使用する。
【００１７】本発明に係る半導体装置の製造方法は、ス
タックドキャパシタを備えた半導体装置の製造方法であ
って、キャパシタを作製する際、基板上の第１の絶縁膜
を貫通して所定の領域に接続する容量コンタクトを形成
した後、第１の絶縁膜上に下部電極層を成膜する成膜工
程と、下部電極層をエッチングして、下部電極層からな
る断面略台形の島状隆起部を容量コンタクト上を形成
し、島状隆起部以外の領域では第１の絶縁膜を露出させ
る第１のエッチング工程と、第２の絶縁膜を成膜して、
島状隆起部以外の領域を島状隆起部の上面まで埋め込む
第２の絶縁膜成膜工程と、第２の絶縁膜をエッチングマ
スクにして島状隆起部をエッチングして、凹部を自己整
合的に形成する第２のエッチング工程とを備えることを
特徴としている。
タックドキャパシタを備えた半導体装置の製造方法であ
って、キャパシタを作製する際、基板上の第１の絶縁膜
を貫通して所定の領域に接続する容量コンタクトを形成
した後、第１の絶縁膜上に下部電極層を成膜する成膜工
程と、下部電極層をエッチングして、下部電極層からな
る断面略台形の島状隆起部を容量コンタクト上を形成
し、島状隆起部以外の領域では第１の絶縁膜を露出させ
る第１のエッチング工程と、第２の絶縁膜を成膜して、
島状隆起部以外の領域を島状隆起部の上面まで埋め込む
第２の絶縁膜成膜工程と、第２の絶縁膜をエッチングマ
スクにして島状隆起部をエッチングして、凹部を自己整
合的に形成する第２のエッチング工程とを備えることを
特徴としている。
【００１８】本発明方法では、第１の絶縁膜の平滑で平
坦な非エッチング加工面上に下部電極層を形成できるの
で、結晶性の良好な、従って耐酸化性の良好な下部電極
層を形成することができる。よって、従来のような酸化
による容量コンタクトの高抵抗化を防止することができ
る。また、本発明方法では、第２の絶縁膜をエッチング
マスクにして島状隆起部をエッチングして凹部を自己整
合的に形成しているので、エッチングマスクを別途形成
する必要がなく、それだけ、工程数が少ない。更には、
本発明方法では、従来のように絶縁膜上の下部電極層を
ＣＭＰ法等により除去する必要がないので、下部電極層
の剥離等の問題が生じない。
坦な非エッチング加工面上に下部電極層を形成できるの
で、結晶性の良好な、従って耐酸化性の良好な下部電極
層を形成することができる。よって、従来のような酸化
による容量コンタクトの高抵抗化を防止することができ
る。また、本発明方法では、第２の絶縁膜をエッチング
マスクにして島状隆起部をエッチングして凹部を自己整
合的に形成しているので、エッチングマスクを別途形成
する必要がなく、それだけ、工程数が少ない。更には、
本発明方法では、従来のように絶縁膜上の下部電極層を
ＣＭＰ法等により除去する必要がないので、下部電極層
の剥離等の問題が生じない。
【００１９】本発明方法では、好適には、第１のエッチ
ング工程と、第２の絶縁膜成膜工程との間に、基板面に
密着層を成膜する工程を有する。これにより、下部電極
と第２の絶縁膜との間の密着性を更に高めることができ
る。また、本発明方法では、次いで、基板全面に高誘電
率膜を成膜して容量絶縁膜を形成する工程と、容量絶縁
膜上に上部電極層を成膜する工程とを備えている。
ング工程と、第２の絶縁膜成膜工程との間に、基板面に
密着層を成膜する工程を有する。これにより、下部電極
と第２の絶縁膜との間の密着性を更に高めることができ
る。また、本発明方法では、次いで、基板全面に高誘電
率膜を成膜して容量絶縁膜を形成する工程と、容量絶縁
膜上に上部電極層を成膜する工程とを備えている。
【００２０】本発明方法の好適な実施態様の電極層の成
膜工程では、電極層の成膜工程では、先ず、第１の絶縁
膜上に密着層兼用のバリアメタル層を成膜し、次いで下
部電極層を成膜する。これにより、これにより、ＣＶＤ
法によりＢＳＴ膜等を容量絶縁膜として成膜する際、酸
素雰囲気中の酸素が第１の電極層を透過して容量コンタ
クトに達し、ポリシリコンを酸化して高抵抗化するのを
防止する。更には、電極層の成膜工程では、下部電極層
として、第１の電極層、次いで第１の電極層よりエッチ
ングレートの速い第２の電極層を形成し、第２のエッチ
ング工程では、第１の電極層をエッチングストッパとし
て使用し、第２の電極層をエッチングする。これによ
り、エッチング制御性良く凹部を形成することができ
る。
膜工程では、電極層の成膜工程では、先ず、第１の絶縁
膜上に密着層兼用のバリアメタル層を成膜し、次いで下
部電極層を成膜する。これにより、これにより、ＣＶＤ
法によりＢＳＴ膜等を容量絶縁膜として成膜する際、酸
素雰囲気中の酸素が第１の電極層を透過して容量コンタ
クトに達し、ポリシリコンを酸化して高抵抗化するのを
防止する。更には、電極層の成膜工程では、下部電極層
として、第１の電極層、次いで第１の電極層よりエッチ
ングレートの速い第２の電極層を形成し、第２のエッチ
ング工程では、第１の電極層をエッチングストッパとし
て使用し、第２の電極層をエッチングする。これによ
り、エッチング制御性良く凹部を形成することができ
る。
【００２１】本発明方法の更に好適な実施態様の電極層
の成膜工程では、電極層の成膜工程では、電極層の成膜
工程では、バリアメタルとしてＴｉ、Ｔａ、Ｗ、又はそ
の窒化物、又はそれらの積層膜、望ましくはＴｉＮ／Ｔ
ｉ積層膜、ＴａＮX ／Ｔｉ積層膜、又はＴａＮX ／Ｔａ
積層膜のいずれかを、第１の電極層としてＩｒ膜を、第
２の電極層としてＲｕ膜を、それぞれ、成膜する。
の成膜工程では、電極層の成膜工程では、電極層の成膜
工程では、バリアメタルとしてＴｉ、Ｔａ、Ｗ、又はそ
の窒化物、又はそれらの積層膜、望ましくはＴｉＮ／Ｔ
ｉ積層膜、ＴａＮX ／Ｔｉ積層膜、又はＴａＮX ／Ｔａ
積層膜のいずれかを、第１の電極層としてＩｒ膜を、第
２の電極層としてＲｕ膜を、それぞれ、成膜する。
【００２２】
【発明の実施の形態】以下に、添付図面を参照し、実施
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。半導体装置の実施形態例１ 本実施形態例は、本発明に係る半導体装置の実施形態の
一例であって、図１は本実施形態例の半導体装置の要部
を示す断面図である。本実施形態例の半導体装置は、ス
タックドキャパシタを備えた半導体装置であって、その
要部４０は、図１に示すように、シリコン基板４２と、
シリコン基板上に成膜された第１層間絶縁膜４４と、第
１層間絶縁膜４４を貫通する容量コンタクト４６と、第
１層間絶縁膜４４上に成膜された第２層間絶縁膜４８
と、容量コンタクト４６と接続した下部電極５０と、下
部電極５０及び第２層間絶縁膜４８上に成膜された容量
絶縁膜５２と、容量絶縁膜５２上に形成された上部電極
５４とを備えている。
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。半導体装置の実施形態例１ 本実施形態例は、本発明に係る半導体装置の実施形態の
一例であって、図１は本実施形態例の半導体装置の要部
を示す断面図である。本実施形態例の半導体装置は、ス
タックドキャパシタを備えた半導体装置であって、その
要部４０は、図１に示すように、シリコン基板４２と、
シリコン基板上に成膜された第１層間絶縁膜４４と、第
１層間絶縁膜４４を貫通する容量コンタクト４６と、第
１層間絶縁膜４４上に成膜された第２層間絶縁膜４８
と、容量コンタクト４６と接続した下部電極５０と、下
部電極５０及び第２層間絶縁膜４８上に成膜された容量
絶縁膜５２と、容量絶縁膜５２上に形成された上部電極
５４とを備えている。
【００２３】容量コンタクト４６は、ポリシリコンプラ
グとして形成され、第１層間絶縁膜４４を貫通し、下端
でシリコン基板４２の所定領域、例えばソース／ドレイ
ン領域に接続し、上端で下部電極５０の下面に接続して
いる。下部電極５０は、有底の筒状体、又は箱状体とし
て容量コンタクト４６上に形成され、中央に凹部５６を
有し、第２層間絶縁膜４８に埋め込まれている。有底の
筒状体、又は箱状体は、キャパシタの縦断面で見て、そ
の外形断面が略台形の輪郭を成し、内部断面が略台形の
上辺の両端から略台形の下辺に向けて延在する有底の凹
部の輪郭を備えている。換言すれば、下部電極５０は、
容量コンタクト４６上に断面略台形の島状隆起部として
形成され、島状隆起部の上面をそっくり開口とした有底
中空部を凹部５６として有する。また、底部から上方に
向けて延在する筒状体又は箱状体の側壁は、鋭角の頂角
を有する三角形の断面形状になっている。
グとして形成され、第１層間絶縁膜４４を貫通し、下端
でシリコン基板４２の所定領域、例えばソース／ドレイ
ン領域に接続し、上端で下部電極５０の下面に接続して
いる。下部電極５０は、有底の筒状体、又は箱状体とし
て容量コンタクト４６上に形成され、中央に凹部５６を
有し、第２層間絶縁膜４８に埋め込まれている。有底の
筒状体、又は箱状体は、キャパシタの縦断面で見て、そ
の外形断面が略台形の輪郭を成し、内部断面が略台形の
上辺の両端から略台形の下辺に向けて延在する有底の凹
部の輪郭を備えている。換言すれば、下部電極５０は、
容量コンタクト４６上に断面略台形の島状隆起部として
形成され、島状隆起部の上面をそっくり開口とした有底
中空部を凹部５６として有する。また、底部から上方に
向けて延在する筒状体又は箱状体の側壁は、鋭角の頂角
を有する三角形の断面形状になっている。
【００２４】凹部５６の底部、即ち下部電極５０の底部
は、パリアメタル層５８と、その上に形成された、Ｉｒ
からなる第１の電極層６０との２層構造として形成され
ている。底部から上方に向けて延びる凹部５６の側壁
は、鋭角の角を頂角とする三角形断面を有し、Ｒｕから
なる第２の電極層６２として形成されている。バリヤメ
タル層５８として、第１層間絶縁膜４４との密着性が良
好で、しかもシリコンと酸素のバリア層として機能する
ＴｉＮ／Ｔｉ積層膜が成膜されている。
は、パリアメタル層５８と、その上に形成された、Ｉｒ
からなる第１の電極層６０との２層構造として形成され
ている。底部から上方に向けて延びる凹部５６の側壁
は、鋭角の角を頂角とする三角形断面を有し、Ｒｕから
なる第２の電極層６２として形成されている。バリヤメ
タル層５８として、第１層間絶縁膜４４との密着性が良
好で、しかもシリコンと酸素のバリア層として機能する
ＴｉＮ／Ｔｉ積層膜が成膜されている。
【００２５】容量絶縁膜５２として、ＢＳＴ膜が、下部
電極５０の凹部壁、即ち第１の電極層６０上及び第２の
電極６２上に、更に連続して第２層間絶縁膜４８上に形
成されている。上部電極５４は、Ｒｕ膜によって形成さ
れている。
電極５０の凹部壁、即ち第１の電極層６０上及び第２の
電極６２上に、更に連続して第２層間絶縁膜４８上に形
成されている。上部電極５４は、Ｒｕ膜によって形成さ
れている。
【００２６】本実施形態例では、第１層間絶縁膜４４上
にバリヤメタル層５８を形成し、次いでバリヤメタル層
５８の平滑で平坦な非エッチング加工面上に第１の電極
層６０を成膜しているので、第１の電極層６０は、結晶
性の良好な電極層となっていて、耐酸化性が良好であ
る。よって、従来のように、酸化による容量コンタクト
４６の高抵抗化が生じるようなことはない。また、下部
電極５０を取り囲む第２層間絶縁膜４８をエッチングマ
スクにして、Ｒｕからなる第２の電極層６２をエッチン
グして自己整合的に凹部５６を形成することができる。
更には、第２の電極層６２をエッチングする際、Ｉｒか
らなる第１の電極層６０のエッチングレートがＲｕから
なる第２の電極層６２より小さいので、第１の電極層６
０がエッチングストッパとして機能する。更には、従来
のように第２層間絶縁膜４８上の下部電極をＣＭＰ法等
により除去することが必要で無くなる。従って、下部電
極の剥離等の問題も生じない。また、第１の電極層６０
の下にバリアメタル層５８を備えているので、ＣＶＤ法
によるＢＳＴ膜の成膜時、酸素雰囲気中の酸素が第１の
電極層６０を透過して容量コンタクト４６に達し、ポリ
シリコンを酸化して高抵抗化するのを防止している。
にバリヤメタル層５８を形成し、次いでバリヤメタル層
５８の平滑で平坦な非エッチング加工面上に第１の電極
層６０を成膜しているので、第１の電極層６０は、結晶
性の良好な電極層となっていて、耐酸化性が良好であ
る。よって、従来のように、酸化による容量コンタクト
４６の高抵抗化が生じるようなことはない。また、下部
電極５０を取り囲む第２層間絶縁膜４８をエッチングマ
スクにして、Ｒｕからなる第２の電極層６２をエッチン
グして自己整合的に凹部５６を形成することができる。
更には、第２の電極層６２をエッチングする際、Ｉｒか
らなる第１の電極層６０のエッチングレートがＲｕから
なる第２の電極層６２より小さいので、第１の電極層６
０がエッチングストッパとして機能する。更には、従来
のように第２層間絶縁膜４８上の下部電極をＣＭＰ法等
により除去することが必要で無くなる。従って、下部電
極の剥離等の問題も生じない。また、第１の電極層６０
の下にバリアメタル層５８を備えているので、ＣＶＤ法
によるＢＳＴ膜の成膜時、酸素雰囲気中の酸素が第１の
電極層６０を透過して容量コンタクト４６に達し、ポリ
シリコンを酸化して高抵抗化するのを防止している。
【００２７】半導体装置の製造方法の実施形態例１
本実施形態例は、本発明に係る半導体装置の製造方法を
上述の実施形態例１の半導体装置の要部４０の作製に適
用した実施形態の一例であって、図２（ａ）から（ｄ）
及び図３（ｅ）から（ｇ）は、それぞれ、本実施形態例
の方法に従って半導体装置のキャパシタを作製した際の
工程毎の基板断面図である。先ず、図２（ａ）に示すよ
うに、シリコン基板４２上に第１層間絶縁膜４４を成膜
し、次いで第１層間絶縁膜４４を貫通し、シリコン基板
４２の所定の領域、例えばソース／ドレイン領域に接続
する容量コンタクト４６をポリシリコンによって形成す
る。次いで、第１層間絶縁膜４４上に、順次、膜厚５０
ｎｍのＴｉＮ層及び膜厚５０ｎｍのＴｉ層の積層膜から
なるバリヤメタル層５８をＤＣマグネトロンスパッタ法
によって成膜する。続いて、第１の電極層６０として膜
厚８０ｎｍのＩｒ膜、続いて第２の電極層６２として膜
厚４００ｎｍのＲｕ膜をＤＣマグネトロンスパッタ法に
よって成膜する。
上述の実施形態例１の半導体装置の要部４０の作製に適
用した実施形態の一例であって、図２（ａ）から（ｄ）
及び図３（ｅ）から（ｇ）は、それぞれ、本実施形態例
の方法に従って半導体装置のキャパシタを作製した際の
工程毎の基板断面図である。先ず、図２（ａ）に示すよ
うに、シリコン基板４２上に第１層間絶縁膜４４を成膜
し、次いで第１層間絶縁膜４４を貫通し、シリコン基板
４２の所定の領域、例えばソース／ドレイン領域に接続
する容量コンタクト４６をポリシリコンによって形成す
る。次いで、第１層間絶縁膜４４上に、順次、膜厚５０
ｎｍのＴｉＮ層及び膜厚５０ｎｍのＴｉ層の積層膜から
なるバリヤメタル層５８をＤＣマグネトロンスパッタ法
によって成膜する。続いて、第１の電極層６０として膜
厚８０ｎｍのＩｒ膜、続いて第２の電極層６２として膜
厚４００ｎｍのＲｕ膜をＤＣマグネトロンスパッタ法に
よって成膜する。
【００２８】次に、第２の電極層６２上に、加工用マス
クとして、ＲＦマグネトロンスパッタ法によって室温で
膜厚４００ｎｍのＳｉＯ2 膜６４を成膜し、続いてフォ
トレジスト膜をＳｉＯ2 膜６４上に成膜し、フォトリソ
グラフィによりパターニングして、開口パターン６６を
有するレジスト膜６８を形成する。次いで、ＣＨＦ3／
Ｏ2 の混合ガス（４０：１）を用いたＲＩＥ法によりＳ
ｉＯ2 膜６４をエッチングして、図２（ｂ）に示すよう
に、開口パターン６６を有する加工用マスク６４を形成
する。開口パターン６６は、第２の電極層６２、第１の
電極層６０及びバリヤメタル層５８からなる断面略台形
の島状隆起部を容量コンタクト４６上を形成し、島状隆
起部以外の領域では第１層間絶縁膜４４を露出させるよ
うにした開口パターンである。
クとして、ＲＦマグネトロンスパッタ法によって室温で
膜厚４００ｎｍのＳｉＯ2 膜６４を成膜し、続いてフォ
トレジスト膜をＳｉＯ2 膜６４上に成膜し、フォトリソ
グラフィによりパターニングして、開口パターン６６を
有するレジスト膜６８を形成する。次いで、ＣＨＦ3／
Ｏ2 の混合ガス（４０：１）を用いたＲＩＥ法によりＳ
ｉＯ2 膜６４をエッチングして、図２（ｂ）に示すよう
に、開口パターン６６を有する加工用マスク６４を形成
する。開口パターン６６は、第２の電極層６２、第１の
電極層６０及びバリヤメタル層５８からなる断面略台形
の島状隆起部を容量コンタクト４６上を形成し、島状隆
起部以外の領域では第１層間絶縁膜４４を露出させるよ
うにした開口パターンである。
【００２９】次いで、レジスト膜６８をＯ2 アッシング
処理により除去し、マスク６４を使い、エッチングガス
としてＣｌ2 ／Ｏ2 （１：９）を用いたＲＩＥ法によ
り、第２の電極層６２、及び第１の電極層６０をエッチ
ングする。次いで、そのまま、マスク６４を使い、エッ
チングガスとしてＣｌ2 を用いたＲＩＥ法により、バリ
ヤメタル層５８をエッチングして、図２（ｃ）に示すよ
うに、マスク６４下に第２の電極層６２、第１の電極層
６０、及びバリヤメタル層５８からなる島状隆起部を形
成すると共に、第１層間絶縁膜４４を露出させる。尚、
バリヤメタルのエッチング終了判定は、エンドポイント
モニターを使用して判定する。
処理により除去し、マスク６４を使い、エッチングガス
としてＣｌ2 ／Ｏ2 （１：９）を用いたＲＩＥ法によ
り、第２の電極層６２、及び第１の電極層６０をエッチ
ングする。次いで、そのまま、マスク６４を使い、エッ
チングガスとしてＣｌ2 を用いたＲＩＥ法により、バリ
ヤメタル層５８をエッチングして、図２（ｃ）に示すよ
うに、マスク６４下に第２の電極層６２、第１の電極層
６０、及びバリヤメタル層５８からなる島状隆起部を形
成すると共に、第１層間絶縁膜４４を露出させる。尚、
バリヤメタルのエッチング終了判定は、エンドポイント
モニターを使用して判定する。
【００３０】次いで、Ｏ3 −ＴＥＯＳガスを用いたＣＶ
Ｄ法により、ＴＥＯＳ層からなる第２層間絶縁膜４８を
基板上に成膜して、基板全面にわたり島状隆起部の上面
以上まで埋め込む。続いて、第２層間絶縁膜４８に窒素
中でアニール処理を施して、焼き締め処理を行った後、
ＣＭＰ技術により第２層間絶縁膜４８及びマスク６４を
研磨して、図２（ｄ）に示すように、第２の電極層６２
を露出させると共に基板面を平坦化する。
Ｄ法により、ＴＥＯＳ層からなる第２層間絶縁膜４８を
基板上に成膜して、基板全面にわたり島状隆起部の上面
以上まで埋め込む。続いて、第２層間絶縁膜４８に窒素
中でアニール処理を施して、焼き締め処理を行った後、
ＣＭＰ技術により第２層間絶縁膜４８及びマスク６４を
研磨して、図２（ｄ）に示すように、第２の電極層６２
を露出させると共に基板面を平坦化する。
【００３１】次いで、第２層間絶縁膜４８をマスクと
し、かつ第１の電極層６０をエッチングストッパとして
機能させ、Ｃｌ2 ／Ｏ2 （１：９）ガスをエッチングガ
スとして用いたＲＩＥ法により、以下の条件で、第２の
電極層６２をエッチングして、図３（ｅ）に示すよう
に、第１の電極層６０を露出させる凹部５６を形成す
る。 エッチング条件 基板温度 ：室温 チャンバ圧力 ：１５ｍTorr マイクロ波出力 ：２２０Ｗ ＲＦバイアス出力：１５０Ｗ
し、かつ第１の電極層６０をエッチングストッパとして
機能させ、Ｃｌ2 ／Ｏ2 （１：９）ガスをエッチングガ
スとして用いたＲＩＥ法により、以下の条件で、第２の
電極層６２をエッチングして、図３（ｅ）に示すよう
に、第１の電極層６０を露出させる凹部５６を形成す
る。 エッチング条件 基板温度 ：室温 チャンバ圧力 ：１５ｍTorr マイクロ波出力 ：２２０Ｗ ＲＦバイアス出力：１５０Ｗ
【００３２】次に、酸洗浄、水洗浄及び乾燥を行った
後、熱ＣＶＤ法を用い、基板温度４４０℃で、図３
（ｆ）に示すように、膜厚３０ｎｍの（Ｂａ0.5 Ｓｒ
0.5 ）ＴｉＯ 3 （ＢＳＴ）膜を容量絶縁膜５２として基
板全面に成膜し、続いて、窒素雰囲気下で温度７５０℃
で１分間保持し、急速熱処理（ＲＴＡ）を施す。これに
より、凹部５６の底部の第１の電極層６０上及び側壁の
第２の電極層６２上に容量絶縁膜５２が形成される。次
いで、ＤＣマグネトロンスパッタ法により、図３（ｇ）
に示すように、上部電極５４として膜厚５００ｎｍのＲ
ｕ膜を容量絶縁膜５２上に成膜して、図１に示すキャパ
シタを作製することができる。
後、熱ＣＶＤ法を用い、基板温度４４０℃で、図３
（ｆ）に示すように、膜厚３０ｎｍの（Ｂａ0.5 Ｓｒ
0.5 ）ＴｉＯ 3 （ＢＳＴ）膜を容量絶縁膜５２として基
板全面に成膜し、続いて、窒素雰囲気下で温度７５０℃
で１分間保持し、急速熱処理（ＲＴＡ）を施す。これに
より、凹部５６の底部の第１の電極層６０上及び側壁の
第２の電極層６２上に容量絶縁膜５２が形成される。次
いで、ＤＣマグネトロンスパッタ法により、図３（ｇ）
に示すように、上部電極５４として膜厚５００ｎｍのＲ
ｕ膜を容量絶縁膜５２上に成膜して、図１に示すキャパ
シタを作製することができる。
【００３３】尚、本実施形態例では、熱ＣＶＤ法を用い
て容量絶縁膜６２を成膜しているが、これに限らず、ス
パッタ法等の他の成膜方法を用いても良い。
て容量絶縁膜６２を成膜しているが、これに限らず、ス
パッタ法等の他の成膜方法を用いても良い。
【００３４】本実施形態例方法では、第１層間絶縁膜４
４上にバリヤメタル層５８を形成し、次いでバリヤメタ
ル層５８の平滑で平坦な非エッチング加工面上に第１の
電極層６０を成膜しているので、結晶性が良好で耐酸化
性の高い第１の電極層６０を形成することができる。よ
って、従来のような酸化による容量コンタクト４６の高
抵抗化を防止することができる。第２層間絶縁膜４８を
エッチングマスクにして島状隆起部をエッチングして有
底凹部５６を自己整合的に形成しているので、エッチン
グマスクを別途形成する必要がなく、それだけ、工程数
が少ない。本実施形態例方法では、第２層間絶縁膜４８
上に下部電極層が存在しないので、従来のように、下部
電極層をＣＭＰ法等により除去する必要がない。よっ
て、下部電極層の剥離等の問題も生じない。
４上にバリヤメタル層５８を形成し、次いでバリヤメタ
ル層５８の平滑で平坦な非エッチング加工面上に第１の
電極層６０を成膜しているので、結晶性が良好で耐酸化
性の高い第１の電極層６０を形成することができる。よ
って、従来のような酸化による容量コンタクト４６の高
抵抗化を防止することができる。第２層間絶縁膜４８を
エッチングマスクにして島状隆起部をエッチングして有
底凹部５６を自己整合的に形成しているので、エッチン
グマスクを別途形成する必要がなく、それだけ、工程数
が少ない。本実施形態例方法では、第２層間絶縁膜４８
上に下部電極層が存在しないので、従来のように、下部
電極層をＣＭＰ法等により除去する必要がない。よっ
て、下部電極層の剥離等の問題も生じない。
【００３５】上述した下部電極の形成方法では、下部電
極を第１の電極層６０と第２の電極層６２の２層構造に
し、第１の電極層６０をエッチングストッパとして第２
の電極層６２をエッチングして、その内部に凹部５６を
形成した。このように、下部電極を２層構造にして上層
よりも下層の方がエッチングレートの低い金属を使用し
ても良いが、電極層６０或いは６２の単一層で下部電極
を形成し、凹部形成のためのエッチング量の制御は、エ
ッチング時間で制御しても良い。尚、下部電極の耐酸化
性が高い時には、バリヤメタル層５８の成膜を省くこと
も可能である。
極を第１の電極層６０と第２の電極層６２の２層構造に
し、第１の電極層６０をエッチングストッパとして第２
の電極層６２をエッチングして、その内部に凹部５６を
形成した。このように、下部電極を２層構造にして上層
よりも下層の方がエッチングレートの低い金属を使用し
ても良いが、電極層６０或いは６２の単一層で下部電極
を形成し、凹部形成のためのエッチング量の制御は、エ
ッチング時間で制御しても良い。尚、下部電極の耐酸化
性が高い時には、バリヤメタル層５８の成膜を省くこと
も可能である。
【００３６】実施形態例１の半導体装置の評価試験
本実施形態例の半導体装置に設けたキャパシタの性能を
評価するために、下部電極と容量コンタクトとを備えた
試料チェーンを作製し、試料チェーンの下部電極と容量
コンタクトとのコンタクト抵抗を測定した。試料を作製
するに当たって、先ず、ｎ+ 拡散層を形成したｐ型シリ
コン基板上に、図２（ａ）に示すような積層構造を形成
した。次いで、第２の電極層６２のみを図３（ｅ）を形
成するときと同条件でエッチングして除去した。続い
て、図３（ｆ）の基板を形成した際と同じ条件でＢＳＴ
膜を成膜し、同じ条件でアニールした後、ＢＳＴ膜をフ
ッ素系溶液でエッチング除去した。次に、Ａｒミリング
法により第１の電極層６０をパターニングして、図４に
示すように、容量コンタクト上に第１の電極層６０を形
成した。続いて、第２層間絶縁膜を形成し、Ａｌ配線を
形成した。更に、ＤＲＡＭプロセスで想定される熱プロ
セスを加えて、図４に示す構成を備えた試料を作製し
た。そして、ｎ+ 拡散層及びＡｌ配線を介して試料を相
互に接続し、試料チェーンを形成した。
評価するために、下部電極と容量コンタクトとを備えた
試料チェーンを作製し、試料チェーンの下部電極と容量
コンタクトとのコンタクト抵抗を測定した。試料を作製
するに当たって、先ず、ｎ+ 拡散層を形成したｐ型シリ
コン基板上に、図２（ａ）に示すような積層構造を形成
した。次いで、第２の電極層６２のみを図３（ｅ）を形
成するときと同条件でエッチングして除去した。続い
て、図３（ｆ）の基板を形成した際と同じ条件でＢＳＴ
膜を成膜し、同じ条件でアニールした後、ＢＳＴ膜をフ
ッ素系溶液でエッチング除去した。次に、Ａｒミリング
法により第１の電極層６０をパターニングして、図４に
示すように、容量コンタクト上に第１の電極層６０を形
成した。続いて、第２層間絶縁膜を形成し、Ａｌ配線を
形成した。更に、ＤＲＡＭプロセスで想定される熱プロ
セスを加えて、図４に示す構成を備えた試料を作製し
た。そして、ｎ+ 拡散層及びＡｌ配線を介して試料を相
互に接続し、試料チェーンを形成した。
【００３７】コンタクト測定用の直列パターンとして、
図４に示す構成を備えた試料を１組として、１０００
組、２０００組、及び３０００組を直列に接続して試料
チェーンを形成し、そのコンタクト抵抗を測定した。ま
た、ＢＳＴ膜の成膜時、及び熱処理を施した時点でも、
同様に、試料チェーンの直列パターンのコンタクト抵抗
を測定した。その結果、各段階の測定で得た測定値は、
容量コンタクトの形成プロセスに依存したコンタクト抵
抗とほぼ同じ値であって、キャパシタの作製過程で容量
コンタクトが高抵抗化していないことを示した。
図４に示す構成を備えた試料を１組として、１０００
組、２０００組、及び３０００組を直列に接続して試料
チェーンを形成し、そのコンタクト抵抗を測定した。ま
た、ＢＳＴ膜の成膜時、及び熱処理を施した時点でも、
同様に、試料チェーンの直列パターンのコンタクト抵抗
を測定した。その結果、各段階の測定で得た測定値は、
容量コンタクトの形成プロセスに依存したコンタクト抵
抗とほぼ同じ値であって、キャパシタの作製過程で容量
コンタクトが高抵抗化していないことを示した。
【００３８】また、本実施形態例の半導体装置に設けた
キャパシタの性能と比較するために、前述した従来の方
法を用いて、図５に示す構成の試料を作製し、上述の評
価試験と同様にしてコンタクト抵抗を測定したところ、
基板面内のほとんどのチップでオープン不良となり、測
定できたものでも、メガΩ台の高抵抗を示した。
キャパシタの性能と比較するために、前述した従来の方
法を用いて、図５に示す構成の試料を作製し、上述の評
価試験と同様にしてコンタクト抵抗を測定したところ、
基板面内のほとんどのチップでオープン不良となり、測
定できたものでも、メガΩ台の高抵抗を示した。
【００３９】以上の評価試験の結果から、本実施形態例
の半導体装置に設けたキャパシタの低抵抗性を確認する
ことができ、また本実施形態例の製造方法の有効性を確
認することができた。
の半導体装置に設けたキャパシタの低抵抗性を確認する
ことができ、また本実施形態例の製造方法の有効性を確
認することができた。
【００４０】半導体装置の実施形態例２
本実施形態例は、本発明に係る半導体装置の実施形態の
別の例であって、図８は本実施形態例の半導体装置の要
部を示す断面図である。本実施形態例の半導体装置の要
部７０は、図８に示すように、下部電極５０と第２層間
絶縁膜４８との間に密着層としてＳｉＮX 膜７２を介在
させていることを除いて、実施形態例１の半導体装置の
要部４０と同じ構成を備えている。本実施形態例では、
密着層としてＳｉＮX 膜７２を下部電極５０と第２層間
絶縁膜４８との間に介在させることにより、下部電極５
０、特に第２の電極層６２と第２層間絶縁膜４８との密
着性を一層高めることができる。
別の例であって、図８は本実施形態例の半導体装置の要
部を示す断面図である。本実施形態例の半導体装置の要
部７０は、図８に示すように、下部電極５０と第２層間
絶縁膜４８との間に密着層としてＳｉＮX 膜７２を介在
させていることを除いて、実施形態例１の半導体装置の
要部４０と同じ構成を備えている。本実施形態例では、
密着層としてＳｉＮX 膜７２を下部電極５０と第２層間
絶縁膜４８との間に介在させることにより、下部電極５
０、特に第２の電極層６２と第２層間絶縁膜４８との密
着性を一層高めることができる。
【００４１】半導体装置の製造方法の実施形態例２
本実施形態例は、本発明に係る半導体装置の製造方法を
上述の実施形態例２の半導体装置の要部７０の作製に適
用した実施形態の一例であって、図９（ａ）から（ｃ）
は、それぞれ、本実施形態例の方法に従って半導体装置
のキャパシタを作製した際の工程毎の基板断面図であ
る。本実施形態例では、先ず、実施形態例１の方法と同
様にして、シリコン基板４２上に第１層間絶縁膜４４を
成膜し、容量コンタクト４６を形成し、バリヤメタル層
５８、第１の電極層６０、及び第２の電極層６２を成膜
し、次いで図９（ｃ）に示すように、マスク６４下に第
２の電極層６２、第１の電極層６０、及びバリヤメタル
層５８からなる島状隆起部を形成すると共に、第１層間
絶縁膜４４を露出させる。
上述の実施形態例２の半導体装置の要部７０の作製に適
用した実施形態の一例であって、図９（ａ）から（ｃ）
は、それぞれ、本実施形態例の方法に従って半導体装置
のキャパシタを作製した際の工程毎の基板断面図であ
る。本実施形態例では、先ず、実施形態例１の方法と同
様にして、シリコン基板４２上に第１層間絶縁膜４４を
成膜し、容量コンタクト４６を形成し、バリヤメタル層
５８、第１の電極層６０、及び第２の電極層６２を成膜
し、次いで図９（ｃ）に示すように、マスク６４下に第
２の電極層６２、第１の電極層６０、及びバリヤメタル
層５８からなる島状隆起部を形成すると共に、第１層間
絶縁膜４４を露出させる。
【００４２】次いで、本実施形態例では、図９（ｂ）に
示すように、ＣＶＤ法により基板全面にＳｉＮX 膜７２
を成膜する。続いて、実施形態例１の方法と同様に、Ｏ
3 −ＴＥＯＳガスを用いたＣＶＤ法により、ＴＥＯＳ層
からなる第２層間絶縁膜４８を基板上に成膜して、基板
全面にわたり島状隆起部の上面以上まで埋め込む。続い
て、第２層間絶縁膜４８に窒素中でアニール処理を施し
て、焼き締め処理を行った後、ＣＭＰ技術により第２層
間絶縁膜４８及びマスク６４を研磨して、図９（ｃ）に
示すように、第２の電極層６２を露出させると共に基板
面を平坦化する。以下、実施形態例１の方法と同様にす
ると、図８に示す半導体装置の要部７０を形成すること
ができる。
示すように、ＣＶＤ法により基板全面にＳｉＮX 膜７２
を成膜する。続いて、実施形態例１の方法と同様に、Ｏ
3 −ＴＥＯＳガスを用いたＣＶＤ法により、ＴＥＯＳ層
からなる第２層間絶縁膜４８を基板上に成膜して、基板
全面にわたり島状隆起部の上面以上まで埋め込む。続い
て、第２層間絶縁膜４８に窒素中でアニール処理を施し
て、焼き締め処理を行った後、ＣＭＰ技術により第２層
間絶縁膜４８及びマスク６４を研磨して、図９（ｃ）に
示すように、第２の電極層６２を露出させると共に基板
面を平坦化する。以下、実施形態例１の方法と同様にす
ると、図８に示す半導体装置の要部７０を形成すること
ができる。
【００４３】実施形態例１及び２では、容量コンタクト
１６にポリシリコンを、バリヤメタル層５８にＴｉＮ／
Ｔｉ積層膜を用いているが、本発明はこれに限定され
ず、容量コンタクトはＴａ、Ｔｉ、Ｗ或いはそれらの窒
化膜からなる単層膜、或いはシリサイド膜からなる単層
膜、或いは２種類以上の組み合わせによる積層膜でも良
い。また、バリヤメタルもＴａ、Ｔｉ、Ｗ或いはそれら
の窒化膜からなる単層膜、或いは２種類以上の組み合わ
せによる積層膜でも良い。更には、実施形態例１及び２
で示したように、バリヤメタルと容量コンタクトとを層
間絶縁膜上面で明確に分ける必要もなく、容量コンタク
トとバリヤメタルとを同一の材料で構成しても良い。
１６にポリシリコンを、バリヤメタル層５８にＴｉＮ／
Ｔｉ積層膜を用いているが、本発明はこれに限定され
ず、容量コンタクトはＴａ、Ｔｉ、Ｗ或いはそれらの窒
化膜からなる単層膜、或いはシリサイド膜からなる単層
膜、或いは２種類以上の組み合わせによる積層膜でも良
い。また、バリヤメタルもＴａ、Ｔｉ、Ｗ或いはそれら
の窒化膜からなる単層膜、或いは２種類以上の組み合わ
せによる積層膜でも良い。更には、実施形態例１及び２
で示したように、バリヤメタルと容量コンタクトとを層
間絶縁膜上面で明確に分ける必要もなく、容量コンタク
トとバリヤメタルとを同一の材料で構成しても良い。
【００４４】
【発明の効果】本発明及び本発明方法の構成によれば、
第１の絶縁膜の平滑で平坦な非エッチング加工面上に下
部電極層を成膜しているので、結晶性が良好で耐酸化性
の高い下部電極層を形成することができる。よって、従
来のような酸化による容量コンタクトの高抵抗化を防止
することができる。また、第２の絶縁膜をエッチングマ
スクにして下部電極部をエッチングして凹部を自己整合
的に形成しているので、エッチングマスクを別途形成す
る必要がなく、それだけ、工程数が少ない。更には、第
２の絶縁膜上に下部電極層が存在しないので、従来のよ
うに、下部電極層をＣＭＰ法等により除去する必要がな
い。よって、下部電極層の剥離等の問題も生じない。本
発明方法を適用することにより、キャパシタ特性の良好
なキャパシタを備えた半導体装置を製造することができ
る。
第１の絶縁膜の平滑で平坦な非エッチング加工面上に下
部電極層を成膜しているので、結晶性が良好で耐酸化性
の高い下部電極層を形成することができる。よって、従
来のような酸化による容量コンタクトの高抵抗化を防止
することができる。また、第２の絶縁膜をエッチングマ
スクにして下部電極部をエッチングして凹部を自己整合
的に形成しているので、エッチングマスクを別途形成す
る必要がなく、それだけ、工程数が少ない。更には、第
２の絶縁膜上に下部電極層が存在しないので、従来のよ
うに、下部電極層をＣＭＰ法等により除去する必要がな
い。よって、下部電極層の剥離等の問題も生じない。本
発明方法を適用することにより、キャパシタ特性の良好
なキャパシタを備えた半導体装置を製造することができ
る。
【図１】実施形態例の半導体装置の要部を示す断面図で
ある。
ある。
【図２】図２（ａ）から（ｄ）は、それぞれ、実施形態
例の方法に従って半導体装置のキャパシタを作製した際
の工程毎の基板断面図である。
例の方法に従って半導体装置のキャパシタを作製した際
の工程毎の基板断面図である。
【図３】図３（ｅ）から（ｇ）は、それぞれ、図２
（ｄ）に続いて、実施形態例の方法に従って半導体装置
のキャパシタを作製した際の工程毎の基板断面図であ
る。
（ｄ）に続いて、実施形態例の方法に従って半導体装置
のキャパシタを作製した際の工程毎の基板断面図であ
る。
【図４】実施形態例の半導体装置に設けたキャパシタの
評価試験用試料の構成を示す断面図である。
評価試験用試料の構成を示す断面図である。
【図５】従来の方法で作製したキャパシタの評価試験用
試料の構成を示す断面図である。
試料の構成を示す断面図である。
【図６】図６（ａ）から（ｄ）は、それぞれ、従来の方
法に従ってスタックドキャパシタを作製した際の工程毎
の基板断面図である。
法に従ってスタックドキャパシタを作製した際の工程毎
の基板断面図である。
【図７】図７（ｅ）から（ｇ）は、それぞれ、図６
（ｄ）に続いて、従来の方法に従ってスタックドキャパ
シタを作製した際の工程毎の基板断面図である。
（ｄ）に続いて、従来の方法に従ってスタックドキャパ
シタを作製した際の工程毎の基板断面図である。
【図８】実施形態例２の半導体装置の要部を示す断面図
である。
である。
【図９】図９（ａ）から（ｃ）は、それぞれ、実施形態
例２の方法に従って半導体装置のキャパシタを作製した
際の工程毎の基板断面図である。
例２の方法に従って半導体装置のキャパシタを作製した
際の工程毎の基板断面図である。
１２ 基板
１４ 第１層間絶縁膜
１６ 容量コンタクト
１８ ＳｉＮ膜
２０ 第２層間絶縁膜
２２ 開口パターン
２４ エッチングマスク
２６ 開口
２８ Ｒｕ膜、下部電極
３０ 容量絶縁膜
３２ 上部電極
４０ 実施形態例の半導体装置の要部
４２ シリコン基板
４４ 第１層間絶縁膜
４６ 容量コンタクト
４８ 第２層間絶縁膜
５０ 下部電極
５２ 容量絶縁膜
５４ 上部電極
５６ 凹部
５８ パリアメタル層
６０ 第１の電極層
６２ 第２の電極層
６４ ＳｉＯ2 膜、加工用マスク
６６ 開口パターン
６８ レジスト膜
７０ 実施形態例２の半導体装置の要部
７２ ＳｉＮX 膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/108
(56)参考文献 特開 平５−29567（ＪＰ，Ａ)
特開 平７−301822（ＪＰ，Ａ)
特開 平９−246492（ＪＰ，Ａ)
特開 平10−209391（ＪＰ，Ａ)
特開 平10−223478（ＪＰ，Ａ)
特開 平10−256501（ＪＰ，Ａ)
特開 平11−8365（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 21/28 301
H01L 21/822
H01L 27/04
H01L 27/108
Claims (6)
- 【請求項１】 スタックドキャパシタを備えた半導体装
置の製造方法であって、キャパシタを作製する際、基板
上の第１の絶縁膜を貫通して所定の領域に接続する容量
コンタクトを形成した後、 第１の絶縁膜上に下部電極層を成膜する成膜工程と、 下部電極層をエッチングして、下部電極層からなる断面
略台形の島状隆起部を容量コンタクト上に形成し、島状
隆起部以外の領域では第１の絶縁膜を露出させる第１の
エッチング工程と、 第２の絶縁膜を成膜して、島状隆起部以外の領域を島状
隆起部の上面まで埋め込む第２の絶縁膜成膜工程と、 第２の絶縁膜をエッチングマスクにして島状隆起部をエ
ッチングして、凹部を自己整合的に形成する第２のエッ
チング工程とを備えることを特徴とする半導体装置の製
造方法。 - 【請求項２】 第１のエッチング工程と第２の絶縁膜成
膜工程との間に、基板面に密着層を成膜する工程を有す
ることを特徴とする請求項１に記載の半導体装置の製造
方法。 - 【請求項３】 次いで、基板全面に高誘電率膜を成膜し
て容量絶縁膜を形成する工程と、 容量絶縁膜上に上部電極層を成膜する工程とを備えてい
ることを特徴とする請求項１又は２に記載の半導体装置
の製造方法。 - 【請求項４】 電極層の成膜工程では、先ず、第１の絶
縁膜上に密着層兼用のバリアメタル層を成膜し、次いで
下部電極層を成膜することを特徴とする請求項１から３
のうちのいずれか１項に記載の半導体装置の製造方法。 - 【請求項５】 電極層の成膜工程では、下部電極層とし
て、第１の電極層、次いで第１の電極層よりエッチング
レートの速い第２の電極層を形成し、 第２のエッチング工程では、第１の電極層をエッチング
ストッパとして使用し、第２の電極層をエッチングする
ことを特徴とする請求項１から４のうちのいずれか１項
に記載の半導体装置の製造方法。 - 【請求項６】 電極層の成膜工程では、バリアメタルと
してＴｉ、Ｔａ、及びＷの金属膜、Ｔｉ、Ｔａ、及びＷ
の窒化膜、並びに前記金属膜のいずれか一つと前記窒化
膜のいずれか一つとの積層膜からなる群から選択したい
ずれかを、、第１の電極層としてＩｒ膜を、第２の電極
層としてＲｕ膜を、それぞれ、成膜することを特徴とす
る請求項５に記載の半導体装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP12444499A JP3415478B2 (ja) | 1999-04-30 | 1999-04-30 | 半導体装置の製造方法 |
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| KR10-2000-0023121A KR100374370B1 (ko) | 1999-04-30 | 2000-04-29 | 뛰어난 내산화성을 갖는 스택 커패시터 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12444499A JP3415478B2 (ja) | 1999-04-30 | 1999-04-30 | 半導体装置の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12444499A Expired - Fee Related JP3415478B2 (ja) | 1999-04-30 | 1999-04-30 | 半導体装置の製造方法 |
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| JP2002190581A (ja) * | 2000-12-20 | 2002-07-05 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100360414B1 (ko) * | 2001-01-05 | 2002-11-13 | 삼성전자 주식회사 | 트윈 비트 결함을 방지하는 실린더형 커패시터의 하부전극형성방법 |
| US6413832B1 (en) * | 2001-01-08 | 2002-07-02 | United Microelectronics Corp. | Method for forming inner-cylindrical capacitor without top electrode mask |
| US20020168810A1 (en) * | 2001-03-30 | 2002-11-14 | The Penn State Research Foundation | Lateral nanostructures by vertical processing |
| KR100432882B1 (ko) * | 2001-10-12 | 2004-05-22 | 삼성전자주식회사 | 강유전성 메모리 장치 형성 방법 |
| KR20030048203A (ko) * | 2001-12-11 | 2003-06-19 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조방법 |
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| KR100498588B1 (ko) * | 2002-05-18 | 2005-07-01 | 주식회사 하이닉스반도체 | 산소확산배리어막 및 그를 구비한 반도체장치 |
| KR100457161B1 (ko) * | 2002-07-18 | 2004-11-16 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
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| KR20040091981A (ko) * | 2003-04-23 | 2004-11-03 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
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| KR100718137B1 (ko) * | 2005-09-05 | 2007-05-14 | 삼성전자주식회사 | 3차원 강유전체 커패시터와 이를 포함하는 불휘발성 메모리소자와 그 제조 방법 |
| TW201236282A (en) * | 2011-02-18 | 2012-09-01 | Asus Technology Suzhou Co Ltd | Circuit board and connector thereof |
| KR102029493B1 (ko) * | 2014-09-29 | 2019-10-07 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 실장 기판 |
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