KR19980043405A - 반도체 소자의 커패시터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터에 관한 것으로 특히, 반도체 소자의 캐패시터 및 그의 제조방법에 관한 것이다.
이와 같은 본 발명의 반도체 소자의 캐패시터는 기판과, 상기 기판상에 콘택홀을 갖는 절연막과, 상기 콘택홀내에 형성되는 플러그와, 상기 플러그상의 제 1 도전층과, 상기 제 1 도전층상의 전도성 산화막과, 상기 전도성 산화막상의 제2 도전층으로 구성되는 하부전극과, 상기 하부전극을 포함한 전면에 형성되는 유전체층과, 그리고 상기 유전체층상에 상부전극을 포함하여 구성됨에 그 특징이 있다.
Description
본 발명은 반도체 소자의 캐패시터에 관한 것으로 특히, 반도체 소자의 캐패시터 및 그의 제조방법에 관한 것이다.
일반적으로 반도체 메모리 소자의 용량이 증가함에 따라 셀 싸이즈는 상대적으로 작아진다. 따라서 DRAM의 경우에서도 마찬가지로 셀 싸이즈가 작아지므로 캐패시터의 싸이즈도 작아진다. 이로 인한 캐패시터 용량의 감소를 보상하기 위해 점차적으로 유전막의 두께를 줄여 왔다.
그러나 유전막의 두께가 감소함에 따라 터널링(Tunneling)에 의한 누설전류가 증가하게 되고, 이러한 누설전류와 유전막을 얇게 형성하기 때문에 재현성 및 신뢰성이 저하되는 문제점이 발생하였다.
이러한 문제점을 방지하기 위하여 매우 복잡한 표면굴곡을 형성하여 캐패시터의 유효면적을 증가시키는 방법을 선택하여 사용했지만 이 방법 역시 표면에 심한 단차를 주어 포토리소그래피(Photolithograph)공정을 어렵게 하고, 공정단가를 높이기 때문에 고집적 소자에서는 사용하기가 어려웠다.
그러므로 캐패시터의 용량을 획기적으로 향상시키면서 표면굴곡을 줄이기 위한 많은 연구가 진행되어 왔다. 그 중에서 고유전율 물질을 캐패시터의 유전막으로 사용하는 방법이 제시되었다.
이러한 고유전막을 사용한 커패시터는 여러가지 많은 성과가 있었으나 실질적인 유전율이 높지않아 점차적으로 고집적화 되어 가는 추세를 고려할 때 그 사용범위가 넓지 않을 것으로 보고 있다.
최근들어 페로브스카이트(Perovskite)형이라 불리는 결정구조를 갖는 강유전체에 대한 관심이 높아지면서 반도체 장치에 사용될 유전체로서 집중적인 연구의 대상이 되고 있다.
강유전체란 퀴리온도 이하에서 자발분극을 나타내는 재료로서 전계를 가하지 않더라도 자발적으로 분극이 발생하는 재료이다. 상기 강유전체로는 PZT(Pb(Zr, Ti)O3), PLZT((Pb, La)(Zr, Ti)O3), BST((Ba, Sr)TiO3), BaTiO3, SrTiO3등이 있다.
그러나 이러한 강유전체는 기판인 실리콘 및 실리사이드 등과 쉽게 반응하며, 박막 형성 과정중 강한 산화성 분위기에서 강유전체의 표면이 노출되어 산화되는 등 많은 문제점이 발생하였다.
이러한 문제점을 해결하기 위하여 전극의 재료 및 구조에 대한 연구가 계속 진행되고 있다.
이하, 첨부된 도면을 참조하여 종래 기술의 반도체 소자의 캐패시터를 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 소자의 캐패시터를 나타낸 구조단면도이다.
도 1에 도시된 바와 같이 실리콘 기판(11)의 표면이 일정부분 노출되도록 콘택홀을 갖고 산화막(12)이 형성되고, 상기 콘택홀 내부에는 상기 산화막(12)의 표면과 동일높이로 실리콘 플러그(13)가 형성된다.
또한, 상기 실리콘 플러그(13)와 그에 인접한 상기 산화막(12)상의 일부에 커패시터의 하부전극용 백금(Pt)막 (14)이 형성되고, 상기 Pt막(14)의 양측면에는 유전체막의 스텝 커버레이지(Step Coverage)를 확보하기 위한 절연막 측벽(15)이 형성된다. 그리고 상기 Pt막(14)은 캐패시터의 하부전극이고, 상기 하부전극을 포함한 전면에 유전체막(16)과 캐패시터의 상부전극(17)이 형성되므로써 반도체 소자의 캐패시터가 형성된다.
도 2는 종래의 다른 캐패시터의 하부전극을 나타낸 구조단면도이다.
도 2에 도시된 바와 같이 실리콘 기판(21)의 표면이 일정부분 노출되도록 콘택홀을 갖는 산화막(22)이 형성되고, 상기 콘택홀 내부에는 상기 산화막(22)의 표면과 동일높이로 실리콘 플러그(23)가 형성된다.
또한, 상기 실리콘 플러그(23)와 그에 인접한 상기 산화막(22)상의 일부에 커패시터의 하부전극용 루테늄(Ru)막(24)이 형성되고, 상기 Ru막(24)상에 루테늄 옥사이드(Ru Oxide)(25)가 형성된다.
그리고 상기 Ru막(24)과 상기 루테늄 옥사이드(25)으로 이루어진 캐패시터의 하부전극이고, 상기 하부전극을 포함한 전면에 유전체막(26)과 캐패시터의 상부전극(27)이 형성되므로써 반도체 소자의 캐패시터가 형성된다.
그러나 상기와 같은 종래 기술의 반도체 소자의 캐패시터에 있어서 다음과 같은 문제점이 있었다.
첫째, 하부전극으로 백금(Pt)을 사용할 경우 도 3에 도시된 바와 같이 마스크를 이용하여 Pt막 패턴을 형성할 때 건식식각을 사용하여 식각공정시 잔여물(A)이 측면에 존재하여 패턴을 정확히 할 수 없고, 습식식각을 할 경우 도 4에 도시된 바와 같이 언더 컷(Under Cut)(B) 현상에 의해 패턴을 정확하게 디자인(Design)할 수 없다.
둘째, 하부전극으로 루테늄(Ru)막을 사용할 경우 백금막 보다 일함수가 적기 때문에 큰 누설전류(Leakage Current)가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 하부전극이 전기적 특성이 좋고, 정확한 패턴을 형성할 수 있는 반도체 소자의 캐패시터 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 소자의 패캐시터를 나타낸 구조단면도
도 2는 종래 다른 기술의 반도체 소자의 캐패시터를 나타낸 구조단면도
도 3은 일반적인 Pt 박막의 건식식각후 구조단면도
도 4는 일반적인 Pt 박막의 습식식각후 구조단면도
도 5는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터를 나타낸 구조단면도
도 6a-도 6f는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터의 제조방법을 나타낸 공정단면도
도 7은 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터를 나타낸 구조단면도
도 8a-도 8f는 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터의 제조방법을 나타낸 공정단면도
도 9는 본 발명에 의한 Pt막의 두께에 따른 반도체 소자의 캐패시터의 누설전류 특성을 나타낸 파형도
* 도면의 주요부분에 대한 부호의 설명 *
31, 41 : 실리콘 기판32, 42 : 산화막
33, 43 : 콘택홀34, 44 : 실리콘 플러그
35, 45 : Ru막36, 46 : Ru 옥사이드
37, 47 : 제 1 Pt막38, 48 : 감광막
39 : 절연막 측벽49 : 제 2 Ru 옥사이드
40, 51 : 유전체막41, 50 : 제 2 Pt막 측벽
52 : 제 3 Pt막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터는 기판과, 상기 기판상에 콘택홀을 갖는 절연막과, 상기 콘택홀내에 형성되는 플러그와, 상기 플러그상의 제 1 도전층과, 상기 제 1 도전층상의 전도성 산화막과, 상기 전도성 산화막상의 제 2 도전층으로 구성되는 하부전극과, 상기 하부전극을 포함한 전면에 형성되는 유전체층과, 그리고 상기 유전체층상에 상부전극을 포함하여 구성됨에 그 특징이 있다.
그리고 상기와 같은 목적을 달성하기 위한 반도체 소자의 캐패시터의 제조방법은 기판을 준비하는 공정과, 상기 기판상에 콘택홀을 갖는 절연막을 형성하는 공정과, 상기 콘택홀내에 플러그를 형성하는 공정과, 상기 플러그상에 제 1 도전층, 전도성 산화막, 제 2 도전층으로 구성되는 하부전극을 형성하는 공정과, 상기 하부 전극을 포함한 전면에 유전체층과 상부전극을 차례로 형성함에 그 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 커패시터의 하부전극 및 그의 제조방법을 상세히 설명하면 다음과 같다.
도 5는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터를 나타낸 구조단면도이다.
도 5에 도시된 바와 같이 실리콘 기판(31)상에 소정의 폭으로 콘택홀을 갖는 절연막(32)이 형성되고, 상기 콘택홀 내부에는 상기 절연막(32)의 표면과 동일한 높이로 폴리 실리콘 플러그(34)가 형성된다.
또한, 상기 폴리 실리콘 플러그(34) 및 그에 인접한 절연막(32)상에 Ru막 패턴(35a) 및 Ru 옥사이드(36) 그리고 및 Pt막 패턴(37a)이 차례로 형성되고, 상기 Ru막 패턴(35a) 및 Ru 옥사이드(36) 그리고 Pt막 패턴(37a)의 양측면에 절연막 측벽(39)이 형성되며, 상기 절연막 측벽(39)을 포함한 전면에 유전체막(40)과 캐패시터의 상부전극용 제 2 Pt막(41)이 형성된다.
여기서 상기 Ru막 패턴(35a) 및 Ru 옥사이드(36) 그리고 Pt막 패턴(37a)는 캐패시터의 하부전극이다.
이때, 상기 상부전극 및 하부전극으로써 Ru(Ruthenium), Pt(Platimum), Ir(Iridium), Sn(Tin) 중에서 하나를 사용하고, 상기 Ru 옥사이드(36)는 전도성 산화막으로 RuOx(Ruthenium OxideZ), IrOx(Iridium Oxide), SnOx(Tin Oxide), YBCO3(Yttrium Barium Copper Oxide) 중에서 하나를 사용한다. 그리고 상기 유전체막(40)으로써 PZT(PbZrTiO3: Lead Zirconium Titanium Oxide), PLZT(PbLiZrTiO3: Lead Lithium Zirconium Titanium Oxide), BST((BaSr)TiO3: Barium Strontium Titanium Oxide), BaTiO3(Barium Titanium Oxide), STO(SrTiO3: Strontium Titantium Oxide) 중에서 하나를 사용한다.
도 6a-도 6f는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터의 제조방법을 나타낸 공정단면도이다.
도 6a에 도시된 바와 같이 실리콘 기판(31)상의 전면에 산화막(32)을 형성하고, 상기 산화막(32)상에 제 1 감광막(도면에 도시하지 않음)을 도포한 후, 사진석판술 및 식각공정으로 상기 산화막(32)을 선택적으로 제거하여 상기 실리콘 기판(31)의 표면이 소정부분 노출되도록 콘택홀(33)을 형성한다.
도 6b에 도시된 바와 같이 상기 콘택홀(33)을 포함한 전면에 폴리 실리콘을 형성하고, 상기 콘택홀(33)내부에만 상기 산화막(32)의 표면 높이로 남도록 선택적으로 제거하여 폴리 실리콘 플러그(34)를 형성한다. 그리고 상기 실리콘 플러그(34) 및 산화막(32)상의 전면에 루테늄(Ru)막(35)을 형성한다.
여기서 상기 Ru막(35)의 하부에는 TiN, TiW, TaN 등의 확산방지막을 형성하여도 무방하고, 상기 Ru막(35)으로 Ru(Ruthenium), Pt(Platimum), Ir(Iridium), Sn(Tin) 중에서 하나를 사용한다.
도 6c에 도시된 바와 같이 상기 Ru막(35)상에 반응성 스퍼터닝 방법이나 상기 Ru막(35)을 열산화법이나 플라즈마 산화법을 이용하여 루테늄 옥사이드(Ru Oxide)(36)를 형성하고, 상기 Ru 옥사이드(36)상에 제 1 백금(Pt)막(37)을 형성한다.
여기서 상기 제 1 Pt막(37)의 두께가 두꺼울수록 쇼트키-이미션(Schttky-Emission)을 통한 누설전류를 감소시킬 수 있지만 습식식각(Wet Etch)시 언더 컷(Under Cut)이 심하게 발생할 수 있으므로 전기적 특성이 저하되지 않는 최소두께 즉 5nm정도로 제 1 Pt막(37)을 형성한다.
이때 상기 제 1 Pt막(37)의 두께가 5nm가 되어도 누설전류 특성이 저하되지 않고, 습식식각(Wet Etch)시 언더 컷(Under Cut)현상을 방지하므로써 습식식각에 의한 패턴(Pattern)이 가능하며, 건식식각(Dry Etch)시에도 소요시간을 단축한다.
이어, 상기 제 1 Pt막(37)상에 제 2 감광막(38)을 도포한 후, 노광 및 현상공장으로 패터닝(Patterning)한다.
여기서 상기 Ru 옥사이드(36)는 전도성 산화막으로 RuOx(Ruthenium OxideZ), IrOx(Iridium Oxide), SnOx(Tin Oxide), YBCO3(Yttrium Barium Copper Oxide)중에서 하나를 사용하고, 상기 제 1 Pt막(37)으로 Ru(Ruthenium), Pt(Platimum), Ir(Iridium), Sn(Tin) 중에서 하나를 사용한다.
도 6d에 도시된 바와 같이 상기 패터닝된 제 2 감광막(38)을 마스크로 하여 왕수등의 액천트(Etchant)로 습식식각(Wet Etch)하거나 염소(Cl) 등이 함유된 식각가스로 상기 제 1 Pt막(37)을 선택적으로 제거하여 제 1 Pt막 패턴(37a)을 형성한다.
이때 상기 왕수를 이용하여 상기 제 1 Pt막(37)을 습식식각할 경우에 Ru 옥사이드(36)는 왕수에 식각이 되지 않으므로 식각을 Ru 옥사이드(36)에서 셀프 스톱(Self Stop)시킬 수 있기 때문에 Ru 옥사이드(36)나 Ru막(35)까지도 습식식각되어 언더 컷(Under Cut) 현상이 발생하는 것을 방지한다.
도 6e에 도시된 바와 같이 상기 제 2 감광막(38)을 제거하고, 상기 제 1 Pt막 패턴(37a)을 마스크로 하여 산소 등이 함유된 식각가스로 상기 Ru 옥사이드(36)와 상기 Ru막(35)을 차례로 건식식각(Dry Etch)하여 Ru 옥사이드(36)과 Ru막 패턴(35a)을 형성한다.
도 6f에 도시된 바와 같이 상기 제 1 Pt막 패턴(37a)을 포함한 전면에 절연막을 형성하고, 상기 절연막을 에치백(Etch Back)하여 상기 제 1 Pt막 패턴(37a), Ru 옥사이드(36), Ru막 패턴(35a)의 양측면에 절연막 측벽(Sidewall)(39)을 형성한다.
그리고 상기 절연막 측벽(39)를 포함한 전면에 스퍼터링(Sputtering)법이나 CVD(Chemical Vapor Deposition)법 등의 박막 형성방법으로 유전체막(40) 및 제 2 Pt막(41)을 형성하므로써 반도체 소자의 캐패시터를 형성한다.
여기서 상기 반도체 소자의 캐패시터는 Ru막 패턴(35a) 및 Ru 옥사이드(36) 그리고 제 1 Pt막 패턴(37a)으로 이루어진 하부전극이고, 상기 제 2 Pt막(41)은 캐패시터의 상부전극으로써 상기 하부전극과 상부전극 사이에 유전체막(40)이 형성되므로써 캐패시터가 형성된다. 그리고 상기 유전체막(40)으로써 PZT(PbZrTiO3), PLZT(PbLiZrTiO3), BST((BaSr)TiO3), BaTiO3, STO(SrTiO3) 중에서 하나를 사용한다.
도 7은 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터를 나타낸 구조단면도이다.
도 7에 도시된 바와 같이 실리콘 기판(41)상에 소정의 폭으로 콘택홀(Contact Hole)을 갖는 절연막(42)이 형성되고, 상기 콘택홀 내부에는 상기 절연막(42)의 표면과 동일한 높이로 실리콘 플러그(44)가 형성된다.
또한, 상기 실리콘 플러그(44) 및 그에 인접한 절연막(42)상에 Ru 패턴(45a)이 형성되며, 상기 Ru 패턴(45a)의 표면에 제 1, 제 2 Ru 옥사이드(46, 49)가 형성된다. 그리고 Ru 옥사이드(46)상에 상기 Ru막 패턴(45a)과 대응하게 제 1 Pt막 패턴(47a)이 형성되고, 상기 제 1, 제 2 Ru 옥사이드(46, 49) 및 제 1 Pt막 패턴(47a)의 양측면에 제 2 Pt막 측벽(50)이 형성되고, 상기 제 2 Pt막 측벽(50)을 포함한 전면에 유전체막(51)과 제 3 Pt막(52)이 형성된다.
도 8a-도 8f는 본 발명의 제 2 실시에 따른 반도체 소자의 캐패시터의 제조방법을 나타낸 공정단면도이다.
도 8a에 도시된 바와 같이 실리콘 기판(41)상의 전면에 산화막(42)을 형성하고, 상기 산화막(42)상에 제 1 감광막(도면에 도시하지 않음)을 도포한 후, 사진석판술 및 식각공정으로 상기 산화막(42)을 선택적으로 제거하여 상기 실리콘 기판(42)의 표면이 소정부분 노출되도록 콘택홀(43)을 형성한다.
도 8b에 도시된 바와 같이 상기 콘택홀(43)을 포함한 전면에 폴리 실리콘을 형성하고, 상기 콘택홀(43) 내부에만 상기 산화막(42)의 표면 높이로 남도록 선택적으로 제거하여 실리콘 플러그(44)를 형성한다. 그리고 상기 실리콘 플러그(44) 및 산화막(42)상의 전면에 루테늄(Ru)막 (45)을 형성한다.
여기서 상기 Ru막(45)의 하부에는 TiN, TiW, TaN 등의 확산방지막을 형성하여도 무방하다.
도 8c에 도시된 바와 같이 상기 Ru막(45)상에 반응성 스퍼터링(Sputtering)방법이나 상기 Ru막(45)을 열산화법이나 플라즈마(Plasma) 산화법을 이용하여 제 1 루테늄 옥사이드(Ru Oxide)(46)를 형성하고, 상기 제 1 Ru 옥사이드(46)상에 제 1 백금(Pt)막(47)을 형성한다.
여기서 상기 제 1 Pt막(47)의 두께가 두꺼울수록 쇼트키-이미션(Schttky-Emission)을 통한 누설전류를 감소시킬 수 있지만 습식식각(Wet Etch)시 언더 컷(Under Cut)이 심하게 발생할 수 있으므로 전기적 특성이 저하되지 않는 최소두께 즉 10nm이하로 제 1 Pt막(47)을 형성한다.
이때 상기 제 1 Pt막(47)의 두께가 10nm 이하가 되어도 누설전류 특성이 저하되지 않고, 습식식각시 언더 컷 현상을 방지하므로써 습식식각에 의한 패터닝이 가능하며, 건식식각(Dry Etch)시에도 소요시간을 단축한다.
이어, 상기 제 1 Pt막(47)상에 제 2 감광막(48)을 도포한 후, 노광 및 현상 공정으로 패터닝(Patterning)한다.
도 8d에 도시된 바와 같이 상기 패터닝된 제 2 감광막(48)을 마스크로 하여 왕수등의 액천트(Etchant)로 습식식각하거나 염소(Cl) 등이 함유된 식각가스로 상기 제 1 Pt막(47)을 선택적으로 제거하여 제 1 Pt막 패턴(47a)을 형성한다.
이때 상기 왕수를 이용하여 상기 Pt막(47)을 습식식각할 경우에 제 1 Ru 옥사이드(46)는 왕수에 식각이 되지 않으므로 식각을 Ru 옥사이드(46)에서 셀프 스톱(Self Stop)시킬 수 있기 때문에 제 1 Ru 옥사이드(46)나 Ru막(45)까지도 습식식각되어 언더 컷 현상이 발생하는 것을 방지한다.
도 8e에 도시된 바와 같이 상기 패터닝된 제 2 감광막(48)을 제거하고, 상기 제 1 Pt 패턴(47a)마스크로 하여 산소 등이 함유된 식각가스로 상기 제 1 Ru 옥사이드(46)와 상기 Ru막(45)을 건식식각하여 제 1 Ru 옥사이드(46)과 Ru막 패턴(45a)을 형성한다.
도 8f에 도시된 바와 같이 상기 Ru막 패턴(45a)을 열산화법이나 플라즈마 산화법을 이용하여 상기 Ru막 패턴(45a)의 측면을 산화시켜 제 2 Ru 옥사이드(49)를 형성한다.
이어, 제 2 Ru 옥사이드(49)을 포함한 전면에 제 2 Pt막을 형성하고, 에치백(Etch Back) 공정을 실시하여 상기 제 1, 제 2 Ru 옥사이드(46, 49) 및 제 1 Pt막 패턴(47a)의 양측면에 제 2 Pt막 측벽(50)을 형성한다.
그리고 전면에 스퍼터링법이나 CVD법 등의 박막 형성방법으로 유전체막(51)을 형성하고, 상기 유전체막(51)상에 캐패시터의 상부전극용 제 3 Pt막(52)을 형성하므로써 반도체 소자의 캐패시터를 형성한다.
도 9는 본 발명에서 Pt막의 두께에 따른 캐패시터의 하부전극 누설전류 특성을 나타낸 파형도이다.
도 9에 도시된 바와 같이 Ru 옥사이드/Ru막상에 여러가지 두께의 Pt막을 형성한 후, 유전체막을 형성하여 Pt막 증착 두께에 따른 누설전류 특성을 나타낸 것으로 5nm 정도가 되어도 누설전류 특성이 저하되지 않음을 보여준다. 여기서 1, 2, 3, 4, 5는 각각 Pt막의 두께로써 0Å, 50Å, 100Å, 300Å, 500Å이다.
이상에서 설명한 바와 같이 본 발명의 캐패시터의 구조 및 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, Pt막을 얇게 형성함으로써 식각공정시 정확한 패턴을 형성한다.
둘째, Ru막상에 Ru 옥사이드를 형성하고 Ru 옥사이드상에 얇은 Pt 막을 형성함으로써 누설전류(Leakage Current)를 방지한다.
Claims (7)
- 기판과,상기 기판상에 콘택홀을 갖는 절연막과,상기 콘택홀내에 형성되는 플러그와,상기 플러그상의 제 1 도전층과,상기 제 1 도전층상의 전도성 산화막과,상기 전도성 산화막상의 제 2 도전층으로 구성되는 하부전극과,상기 하부전극을 포함한 전면에 형성되는 유전체층과, 그리고상기 유전체층상에 상부전극을 포함하여 구성됨을 특징으로 하는 반도체 소자의 캐패시터.
- 제 1 항에 있어서, 상기 제 1 및 제 2 도전층은 Ru, Pt, Ir, Sn 중에서 하나를 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터.
- 제 1 항에 있어서, 상기 전도성 산화막은 RuOx, IrOx, SnOx, YBCO3중에서 하나를 선택하여 사용하는 것을 특징으로 하는 캐패시터.
- 제 1 항에 있어서, 상기 전도성 산화막의 측면에 제 3 도전층이 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터.
- 제 1 항에 있어서, 상기 제 2 도전층은 전기적 특성이 저하되지 않는 5-10um의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터.
- 기판을 준비하는 공정과,상기 기판상에 콘택홀을 갖는 절연막을 형성하는 공정과,상기 콘택홀내에 플러그를 형성하는 공정과,상기 플러그상에 제 1 도전층, 전도성 산화막, 제 2 도전층으로 구성되는 하부전극을 형성하는 공정과,상기 하부전극을 포함한 전면에 유전체층과 상부전극을 차례로 형성함을 특징으로 하는 반도체 소자의 캐패시터의 제조방법.
- 제 6 항에 있어서, 상기 제 1 도전층, 전도성 산화막, 제 2 도전층의 측면들에 절연막 측벽을 형성하는 공정을 더 포함함을 특징으로 하는 반도체 소자의 캐패시터의 제조방법.
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