KR100316798B1 - 반도체장치의 커패시터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 커패시터 및 그의 제조방법에 관한 것으로서 반도체기판과, 상기 반도체기판 상에 소정 부분을 노출시키는 접촉홀이 가지며 상기 접촉홀 주위가 돌출되어 측면을 갖도록 형성된 층간절연층과, 상기 접촉홀을 채워 상기 반도체기판과 접촉되게 형성된 플러그와, 상기 층간절연층의 상기 돌출된 부분 상에 상기 플러그와 접촉되게 형성된 접착층과, 상기 접착층의 상부 표면 및 측면에 형성된 제 1 및 제 2 장벽층과, 상기 제 1 장벽층 상에 형성된 제 1 하부전극과, 상기 제 1 및 2 장벽층의 측면과 상기 층간절연층의 측면에 형성된 제 2 하부전극과, 상기 제 1 및 제 2 하부전극 상에 형성된 유전층과, 상기 유전층 상에 형성된 상부전극을 포함한다. 따라서, 산소를 포함하는 고유전 물질을 증착하여 유전층을 형성할 때 제 2 장벽층에 의해 접착층이 산화되는 것을 방지하여 플러그와 하부전극 사이의 저항이 증가되는 것을 방지할 수 있으며, 또한, 제 2 하부전극에 의해 유전층의 면적을 증가시키므로 정전 용량을 증가시킬 수 있다.
Description
본 발명은 반도체장치의 커패시터 및 그의 제조방법에 관한 것으로, 특히, 플러그와 하부전극 사이에 저항이 증가되는 것을 방지할 수 있는 반도체장치의 커패시터 및 그의 제조방법에 관한 것이다.
반도체장치는 고집적화 됨에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 정전 용량을 갖도록 정전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 정전 용량을 증가시키기 위해서는 커패시터의 하부전극을 적층(stacked) 또는 트렌치(trench) 등의 3차원 구조로 형성하여 상부전극과 하부전극 사이의 유전층의 표면적을 증가시켰다. 그러나, 적층 커패시터 또는 트렌치 커패시터는 제조 공정이복잡하여 유전층의 표면적을 증가시키는 데 한계가 있다.
그러므로, 커패시터의 유전층을 산화탄탈늄(Ta2O5), PZT(Pb(Zr Ti)O3), PLZT((Pb La)(Zr Ti)O3), PNZT(Pb(Nb Zr Ti)O3), PMN(Pb(Mg Nb) O3) 또는 BST((Ba Sr)TiO3) 등의 고유전 물질로 형성하여 정전 용량을 증가시키는 방법이 개발되었다.
도 1은 종래 기술에 따른 커패시터의 단면도이다.
종래 기술에 따른 커패시터는 P형의 반도체기판(11)에 게이트(도시되지 않음)을 포함하는 트랜지스터의 소오스 및 드레인영역으로 사용되는 N형의 불순물이 도핑된 불순물영역(13)이 형성된다. 그리고, 반도체기판(11) 상에 트랜지스터를 덮는 층간절연층(15)이 형성되고, 이 층간절연층(15)에 패터닝되어 불순물영역(13)을 노출시키는 접촉홀(17)이 형성된다.
접촉홀(17) 내에 불순물이 도핑된 다결정실리콘으로 채워 형성되어 불순물영역(13)과 접촉되어 전기적으로 연결되는 플러그(19)가 형성된다. 상기에서 플러그(19)는 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하고 층간절연층(15)이 노출되도록 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 등의 방법으로 에치 백하므로써 형성된다.
층간절연층(15) 상의 접촉홀(17)와 대응하는 부분에 장벽층(21) 및 하부전극(23)이 적층되고 패터닝되어 형성된다. 상기에서 장벽층(21)은 플러그(19)와 접촉되며 TiN 또는 TaN 등이 증착되어 형성된다. 하부전극(23)은 장벽층(21) 상에 Pt, Mo 또는Au 등의 내산화성 금속, 또는, Ir 또는 Ru 등의 산화물질이 도전성을 갖는 금속이 증착되어 형성된다. 상기에서 장벽층(21)은 하부전극(23)을 이루는 금속이 플러그(19)를 이루는 실리콘과 반응하여 실리사이드(silicide)를 형성하는 것을 방지하는 데, 이는 실리사이드가 쉽게 산화되어 절연물질로 변하기 때문이다.
층간절연층(15) 상에 하부전극(23)을 덮도록 유전층(25)이 형성된다. 상기에서 유전층(25)은 산화탄탈늄(Ta2O5), BST((Ba Sr)TiO3), PZT(Pb(Zr Ti)O3), PLZT((Pb La)(Zr Ti)O3), PNZT(Pb(Nb Zr Ti)O3) 또는 PMN(Pb(Mg Nb)O3) 등의 고유전상수(High Dielectric Constant) 물질로 형성된다. 그리고, 유전층(25) 상에 상부전극(27)이 하부전극(23)과 동일한 내산화성 금속 또는 산화물질이 도전성을 갖는 금속으로 형성된다. 상기에서 하부 및 상부전극(23)(27)이 내산화성 금속으로 형성되면 유전층(25)과 접촉되어도 산화되는 것이 억제되며, 또한, 산화물질이 도전성을 갖는 금속으로 형성되면 산화되어도 도전성을 가지므로 저항이 증가되지 않는다.
도 2A 내지 도 2D는 종래기술에 따른 커패시터의 제조방법을 도시하는 공정도이다.
도 2A를 참조하면, 게이트(도시되지 않음)을 포함하는 트랜지스터의 소오스 및 드레인영역으로 사용되는 N형의 불순물이 도핑된 불순물영역(13)이 형성된 P형의 반도체기판(11) 상에 트랜지스터를 덮는 층간절연층(15)을 형성한다. 그리고, 층간절연층(15)을 포토리쏘그래피 방법으로 패터닝하여 불순물영역(13)을 노출시키는 접촉홀(17)을 형성한다.
도 2B를 참조하면, 층간절연층(15) 상에 접촉홀(17)을 채우도록 불순물이 도핑된다결정실리콘을 CVD 방법으로 증착한다. 이 때, 다결정실리콘은 접촉홀(17)에 의해 노출된 불순물영역(13)과 접촉된다. 그리고, 다결정실리콘을 층간절연층(15)이 노출되도록 RIE 방법으로 에치 백한다. 그러므로, 다결정실리콘은 접촉홀(17)에만 잔류되어 플러그(19)를 형성한다.
도 2C를 참조하면, 층간절연층(15) 상에 플러그(19)와 접촉되도록 TiN 또는 TaN 등을 증착하여 장벽층(21)을 형성한다. 그리고, 장벽층(21) 상에 Pt, Mo 또는 Au 등의 내산화성 금속, 또는, Ir 또는 Ru 등의 산화물질이 도전성을 갖는 금속을 증착하여 하부전극(23)을 형성한다. 이 때, 장벽층(21)은 하부전극(23)이 플러그(19)와 반응하여 장벽층(21)과 플러그(19)의 계면에 실리사이드가 형성되는 것을 방지한다.
하부전극(23) 및 장벽층(21)을 접촉홀(17)과 대응하는 부분에 잔류하도록 포토리쏘그래피 방법으로 패터닝한다. 상기에서 하부전극(23) 및 장벽층(21)을 장벽층(21)이 플러그(19)와 접촉되게 패터닝한다.
도 2D를 참조하면, 층간절연층(15) 상에 하부전극(23)을 덮도록 산화탄탈늄(Ta2O5), BST((Ba Sr)TiO3), PZT(Pb(Zr Ti)O3), PLZT((Pb La)(Zr Ti)O3), PNZT(Pb(Nb Zr Ti)O3) 또는 PMN(Pb(Mg Nb)O3) 등의 고유전상수(High Dielectric Constant) 물질을 증착하여 유전층(25)을 형성한다. 상기에서 하부전극(23)이 Pt, Mo 또는 Au 등의 내산화성 금속으로 형성되면 산소 성분을 갖는 유전층(25)과 접촉되어도 산화되는 것이 억제된다. 또한, 하부전극(23)이 Ir 또는 Ru 등의 산화물질이 도전성을 갖는금속으로 형성되면 산화되어도 도전성을 가지므로 저항이 증가되지 않는다.
유전층(25) 상에 하부전극(23)과 동일한 Pt, Mo 또는 Au 등의 내산화성 금속, 또는, Ir 또는 Ru 등의 산화물질이 도전성을 갖는 금속을 증착하여 상부전극(27)을 형성한다. 상기에서 상부전극(27)도 내산화성 금속으로 형성되면 유전층(25)과 접촉되어도 산화되는 것이 억제되며, 또한, 산화물질이 도전성을 갖는 금속으로 형성되면 산화되어도 도전성을 가지므로 저항이 증가되지 않는다.
그리고, 상부전극(27) 및 유전층(25)을 하부전극(23)과 대응하는 부분만 남도록 패터닝한다. 상기에서 유전층(25)의 상부전극(27)과 하부전극(23) 사이에 개재된 부분만 전하를 저장하는 유전체로 사용된다.
상술한 바와 같이 유전층을 고유전 물질로 사용하므로 커패시터의 정전 용량을 증가시킬 수 있다.
그러나, 상술한 종래 기술에 따른 캐패시터는 고유전 물질로 유전층을 형성할 때 이 고유전 물질을 형성하기 위한 산소가 장벽층의 측면을 통해 확산되어 이 장벽층을 산화시키므로 플러그와 하부전극 사이의 접촉 저항을 증가시키는 문제점이 있었다. 또한, 상부전극과 하부전극 사이의 유전층의 표면적이 한계가 있므로로 정전 용량을 증가시키기 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 상부전극과 하부전극 사이의 유전층의 표면적을 증가시켜 정전 용량을 증가시킬 수 있는 커패시터를 제공함에 있다.
본 발명의 다른 목적은 장벽층이 측면을 통해 산화되는 것을 방지하여 플러그와 하부전극 사이의 접촉 저항 증가를 방지할 수 있는 커패시터 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 커패시터는 반도체기판과, 상기 반도체기판 상에 소정 부분을 노출시키는 접촉홀이 가지며 상기 접촉홀 주위가 돌출되어 측면을 갖도록 형성된 층간절연층과, 상기 접촉홀을 채워 상기 반도체기판과 접촉되게 형성된 플러그와, 상기 층간절연층의 상기 돌출된 부분 상에 상기 플러그와 접촉되게 형성된 접착층과, 상기 접착층의 상부 표면 및 측면에 형성된 제 1 및 제 2 장벽층과, 상기 제 1 장벽층 상에 형성된 제 1 하부전극과, 상기 제 1 및 2 장벽층의 측면과 층간절연층의 측면에 형성된 제 2 하부전극과, 상기 제 1 및 제 2 하부전극 상에 형성된 유전층과, 상기 유전층 상에 형성된 상부전극을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 커패시터의 제조방법은 반도체기판 상에 층간절연층을 형성하고 패터닝하여 상기 반도체기판의 소정 부분을 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 플러그를 상기 반도체기판과 접촉되게 형성하는 공정과, 상기 층간절연층 상에 상기 플러그와 접촉되는 접착층, 제 1 장벽층 및 제 1 하부전극을 순차적으로 형성하고 상기 플러그와 대응하는 부분만 남도록 패터닝하되 상기 층간절연층도 소정 두께 제거되어 측면을 갖도록 과도식각하는 공정과, 상기 접착층의 패터닝된 측면을 질화시켜 제 2 장벽층을 형성하면서 상기 제 1 하부전극의 모서리 부분을 식각시키고 이 식각된 제 1 하부전극 물질을 상기 층간절연층의 측면과 상기 제 1 및 제 2 장벽층의 측면에 재증착하여 제 2 하부전극을 형성하는 공정과, 상기 제 1 및 제 2 하부전극 상에 유전층 및 상부전극을 형성하는 공정을 구비한다.
도 1는 종래 기술에 따른 커패시터의 단면도
도 2A 내지 도 2D는 종래기술에 따른 커패시터의 제조공정도
도 3은 본 발명에 따른 커패시터의 단면도
도 4A 내지 도 4E는 본 발명에 따른 커패시터의 제조공정도
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 3은 본 발명에 따른 커패시터의 단면도이다.
본 발명에 따른 커패시터는 P형의 반도체기판(31)에 게이트(도시되지 않음)을 포함하는 트랜지스터의 소오스 및 드레인영역으로 사용되는 N형의 불순물이 도핑된 불순물영역(33)이 형성된다. 그리고, 반도체기판(31) 상에 산화실리콘 등의 절연물질이 CVD 방법으로 증착되어 트랜지스터를 덮는 층간절연층(35)이 형성되고, 이 층간절연층(35)에 패터닝되어 불순물영역(33)을 노출시키는 접촉홀(37)이 형성된다.
접촉홀(37) 내에 불순물영역(33)과 접촉되어 전기적으로 연결되는 플러그(39)가 형성된다. 상기에서 플러그(39)는 층간절연층(35) 상에 불순믈이 도핑된 다결정실리콘을 CVD 방법 접촉홀(37)을 채우도록 증착한 후 RIE 등의 방법으로 에치 백하므로써 형성된다.
층간절연층(35) 상의 접촉홀(37)과 대응하는 부분에 접착층(41), 제 1 장벽층(43) 및 제 1 하부전극(45)이 적층 및 패터닝되며, 접착층(41)의 측면에 산화를 방지하는 제 2 장벽층(47)이 형성된다. 상기에서 층간절연층(35)은 접착층(41), 제 1 장벽층(43) 및 제 1 하부전극(45)과 대응하지 않는 부분이 소정 깊이로 과도식각(overetch)되어 돌출되게 형성된다. 그리고, 제 1 및 2 장벽층(43)(47)의 표면과 층간절연층(35)의 식각된 측면에 측벽 형상의 제 2 하부전극(48)이 형성된다.
접착층(41)은 TiSi2, TaSi2, MoSi2, WSi2또는 CoSi2등의 실리사이드가 100∼500Å정도 두께로 형성된다. 상기에서 접착층(41)은 층간절연층(35) 상에 다결정실리콘을 CVD 방법에 의해 플러그(39)와 접착되게 증착하고, 연속해서, 다결정실리콘 상에 Ti, Ta, Mo, W 또는 Co등의 고융점 금속을 증착한 후 열처리하여 형성하거나, 또는, TiSi2, TaSi2, MoSi2, WSi2또는 CoSi2등의 실리사이드를 스퍼터링 방법으로 증착하여 형성한다.
제 1 장벽층(43)은 접착층(41) 상에 TiSiN, TaSiN, MoSiN, WSiN 또는 CoSiN 등이 50∼200Å 정도 두께로 이루어진다. 상기에서 제 1 장벽층(43)은 접착층(41)의 상부 표면을 질화하거나, 또는, 접착층(41) 상에 TiSiN, TaSiN, MoSiN, WSiN 또는 CoSiN 등을 스터터링 방법으로 증착하므로써 형성된다. 상기에서 제 1 장벽층(43)은 제 1 하부전극(45)이 플러그(39)를 이루는 실리콘과 반응하여 실리사이드(silicide)로 변하는 것을 방지하는 데, 이는 실리사이드가 쉽게 산화되어 절연물질로 변하기 때문이다.
제 1 하부전극(45)은 제 1 장벽층(43) 상에 Pt, Mo 또는 Au 등의 내산화성 금속, 또는, Ir 또는 Ru 등의 산화물질이 도전성을 갖는 금속으로 형성된다.
제 2 장벽층(47)은 접착층(41)의 패터닝되어 노출된 측면에 TiSiN, TaSiN, MoSiN, WSiN 또는 CoSiN 등이 50∼100Å 정도 두께로 형성된다. 상기에서 제 2 장벽층(47)은 접착층(41)의 노출된 측면을 플라즈마 상태에서 질화하므로써 형성된다. 그러므로, 접착층(41)은 제 1 및 제 2 장벽층(43)(47)에 에워싸여지게 된다. 상기에서 제 2 장벽층(47)은 제 2 하부전극(48)이 플러그(39)와 반응하여 실리사이드(silicide)로 변하는 것을 방지한다.
제 2 하부전극(48)은 과도식각(overetch)되어 돌출된 층간절연층(35)의 측면과 제 1 및 제 2 장벽층(43)(47) 상에 제 1 하부전극(45)과 동일한 Pt, Mo 또는 Au 등의 내산화성 금속, 또는, Ir 또는 Ru 등의 산화물질이 도전성을 갖는 금속으로 측벽 형상으로 이 형성된다. 상기에서 제 2 하부전극(48)은 제 2 장벽층(47)을 형성할 때 고주파 전력을 크게하여 제 1 하부전극(45)의 모서리 부분을 식각하고, 이 식각된 금속을 재증착(redeposition)시키므로써 형성된다.
유전층(49)이 층간절연층(35) 상에 제 1 및 제 2 하부전극(45)(48)을 덮도록 형성된다. 상기에서 유전층(49)은 산화탄탈늄(Ta2O5), BST((Ba Sr)TiO3), PZT(Pb(Zr Ti)O3), PLZT((Pb La)(Zr Ti)O3), PNZT(Pb(Nb Zr Ti)O3) 또는 PMN(Pb(Mg Nb)O3) 등의 고유전 물질로 형성된다. 상기에서 유전층(49)이 제 1 하부전극(45) 뿐만 아니라 제 2 하부전극(48) 상에도 형성되어 면적이 증가되므로 정전 용량이 증가된다.
제 1 및 제 2 하부전극(45)(48)이 Pt, Mo 또는 Au 등의 내산화성 금속으로 형성되면 산소 성분을 갖는 유전층(49)과 접촉되어도 산화되는 것이 억제되며, 또한, Ir 또는 Ru 등의 산화물질이 도전성을 갖는 금속으로 형성되면 산화되어도 도전성을 가지므로 저항이 증가되지 않는다. 그리고, 유전층(49)이 제 2 장벽층(47)에 의해 접착층(41)과 접촉되지 않게 된다. 그러므로, 접착층(41)은 유전층(49)에 함유되는 산소에 의해 산화되는 것이 방지되어 저항이 증가되는 것을 방지하게 된다.
유전층(49) 상에 상부전극(51)이 제 1 및 제 2 하부전극(45)(48)과 동일한 내산화성 금속 또는 산화물질이 도전성을 갖는 금속으로 형성된다. 상기에서 상부전극(51)도 내산화성 금속으로 형성되면 유전층(49)과 접촉되어도 산화되는 것이 억제되며, 또한, 산화물질이 도전성을 갖는 금속으로 형성되면 산화되어도 도전성을 가지므로 저항이 증가되지 않는다.
도 4A 내지 도 4E는 본 발명에 따른 반도체장치의 커패시터 제조방법을 도시하는 공정도이다.
도 4A를 참조하면, 게이트(도시되지 않음)을 포함하는 트랜지스터의 소오스 및 드레인영역으로 사용되는 N형의 불순물이 도핑된 불순물영역(33)이 형성된 P형의 반도체기판(31) 상에 트랜지스터를 덮도록 산화실리콘 등의 절연물질을 CVD 방법으로 증착하여 층간절연층(35)을 형성한다. 그리고, 층간절연층(35)을 포토리쏘그래피 방법으로 패터닝하여 불순물영역(33)을 노출시키는 접촉홀(37)을 형성한다.
도 4B를 참조하면, 층간절연층(35) 상에 불순물이 도핑된 다결정실리콘을 접촉홀(37)을 채우도록 CVD 방법으로 증착한다. 그리고, 다결정실리콘을 층간절연층(35)이 노출되도록 RIE 방법 등으로 에치 백하여 접촉홀(37)을 채우며 불순물영역(33)과 접촉되어 전기적으로 연결되는 플러그(39)를 형성한다.
도 4C를 참조하면, 층간절연층(35) 상에 플러그(39)와 접촉되게 접착층(41)을 형성한다. 접착층(41)을 TiSi2, TaSi2, MoSi2, WSi2또는 CoSi2등의 실리사이드로 100∼500Å 정도 두께로 형성한다. 상기에서 접착층(41)을 층간절연층(35) 상에 다결정실리콘을 CVD 방법으로 증착한 후, 연속해서, 다결정실리콘 상에 Ti, Ta, Mo,W 또는 Co등의 고융점 금속을 증착한 후 열처리하여 형성하거나, 또는, TiSi2, TaSi2, MoSi2, WSi2또는 CoSi2등의 실리사이드를 스퍼터링 방법으로 증착하여 형성할 수 있다.
접착층(41) 상에 TiSiN, TaSiN, MoSiN, WSiN 또는 CoSiN 등이 50∼200Å 정도 두께로 이루어진 제 1 장벽층(43)을 형성한다. 제 1 장벽층(43)을 접착층(41)의 상부 표면을 RTA 방법 또는 플라즈마 방법으로 질화하여 형성하거나, 또는, 접착층(41) 상에 TiSiN, TaSiN, MoSiN, WSiN 또는 CoSiN 등을 스터터링 방법으로 증착하여 형성할 수도 있다. 상기에서 제 1 장벽층(43)을 형성할 때 기판 온도는 400∼500℃ 정도가 되도록 한다.
제 1 장벽층(43) 상에 Pt, Mo 또는 Au 등의 내산화성 금속, 또는, Ir 또는 Ru 등의 산화물질이 도전성을 갖는 금속을 스퍼터링 등의 방법으로 1500∼4000Å 정도 두께로 증착하여 제 1 하부전극(45)을 형성한다. 이 때, 제 1 장벽층(43)은 제 1 하부전극(45)이 플러그(39)와 반응하여 접착층(41)과 플러그(39)의 계면에 실리사이드가 형성되는 것을 방지한다.
제 1 하부전극(45), 제 1 장벽층(43) 및 접착층(41)을 접촉홀(37)과 대응하는 부분에 잔류하도록 포토리쏘그래피 방법으로 패터닝한다. 상기에서 제 1 하부전극(45), 제 1 장벽층(43) 및 접착층(41)을 패터닝할 때 접촉홀(37)과 대응하는 부분이 잔류하도록하여 접착층(41)이 플러그(39)와 접촉되게 한다. 이 때, 층간절연층(35)도 소정 두께 제거되도록 과도식각(overetch)한다.
도 4D를 참조하면, 접착층(41)의 노출된 측면에 TiSiN, TaSiN, MoSiN, WSiN 또는 CoSiN 등이 50∼100Å 정도의 두께로 이루어진 제 2 장벽층(47)을 형성한다. 상기에서 제 2 장벽층(47)은, 500∼1000W 정도의 고주파 전력을 인가하여 챔버(도시되지 않음) 내부를 플라즈마 상태로 만든 후, 접착층(41)의 노출된 측면을 플라즈마 상태에서 질화시키므로써 형성된다.
이 때, 층간절연층(35)의 과도식각된 측면과 제 1 및 제 2 장벽층(43)(47)의 측면에 제 1 하부전극(45)과 동일한 금속으로 이루어진 제 2 하부전극(48)이 형성된다. 상기에서 제 2 하부전극(48)은 챔버 내부를 플라즈마 상태로 만들기 위해 인가되는 고주파 전력(Radio Frequency Power)에 의해 제 1 하부전극(45)의 모서리 부분이 식각되며, 이 식각된 금속이 역 스퍼터링되는 것에 의해 재증착되므로써 형성된다. 상기에서 제 1 하부전극(45)에서 식각된 금속이 층간절연층(35)의 표면에도 재증착되나 재식각(re-etching)되므로써 층간절연층(35)의 돌출된 측면과 제 1 및 제 2 장벽층(43)(47) 상에만 형성된다. 상기에서 제 2 하부전극(48)에 의해 커패시터의 하부 전극의 유효 면적이 증가된다.
도 4E를 참조하면, 층간절연층(35) 상에 제 1 및 제 2 하부전극(45)(48)을 덮는 유전층(49)을 형성한다. 상기에서 유전층(49)을 산화탄탈늄(Ta2O5), PZT(Pb(Zr Ti)O3), PLZT((Pb La)(Zr Ti)O3), PNZT(Pb(Nb Zr Ti)O3), PMN(Pb(Mg Nb)O3) 또는 BST((Ba Sr)TiO3) 등의 고유전 물질로 300∼1000Å 정도의 두께로 형성한다.
상기에서 유전층(49)을 고유전 물질을 300∼600℃ 정도 고온의 산소 분위기에서 스퍼터링 방법 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 방법으로 증착하여 형성하거나, 또한, Gol-gel 방법으로 도포하고 400∼600℃ 정도 고온의 산소 분위기에서 어닐링하여 형성할 수도 있다.
이 때, 제 1 및 제 2 하부전극(45)(48)이 내산화성 금속으로 형성되면 산소 성분을 갖는 유전층(49)과 접촉되어도 산화되는 것이 억제되며, 또한, Ir 또는 Ru 등의 산화물질이 도전성을 갖는 금속으로 형성되면 산화되어도 도전성을 가지므로 저항이 증가되지 않는다. 그리고, 제 2 장벽층(47)은 접착층(41)이 유전층(49)을 이루는 산소와 접촉되어 산화되는 것을 방지하므로 플러그(39)와 제 1 하부전극(45) 사이의 접촉 저항이 증가되는 것을 방지한다.
유전층(49) 상에 제 1 장벽층(43) 상에 Pt, Mo 또는 Au 등의 내산화성 금속, 또는, Ir 또는 Ru 등의 산화물질이 도전성을 갖는 금속을 스퍼터링 등의 방법으로 1000∼2000Å 정도 두께로 증착하여 상부전극(51)을 형성한다.
그리고, 상부전극(51) 및 유전층(49)을 제 1 및 제 2 하부전극(45)(48)과 대응하는 부분만 남도록 패터닝한다. 상기에서 제 2 하부전극(48)에 의해 커패시터의 하부 전극의 유효 면적이 증가므로 제 1 및 제 2 하부전극(45)(48)과 상부전극(51) 사이의 유전층(49) 면적이 증가되므로 정전 용량이 증가된다.
따라서, 본 발명은 산소를 포함하는 고유전 물질을 증착하여 유전층을 형성할 때 제 2 장벽층에 의해 접착층이 산화되는 것을 방지하여 플러그와 하부전극 사이의 저항이 증가되는 것을 방지할 수 있는 잇점이 있다. 또한, 제 2 하부전극에 의해 유전층의 면적을 증가시키므로 정전 용량을 증가시킬 수 있는 잇점이 있다.
Claims (13)
- 반도체기판과,상기 반도체기판 상에 소정 부분을 노출시키는 접촉홀이 가지며 상기 접촉홀 주위가 돌출되어 측면을 갖도록 형성된 층간절연층과,상기 접촉홀을 채워 상기 반도체기판과 접촉되게 형성된 플러그와,상기 층간절연층의 상기 돌출된 부분 상에 상기 플러그와 접촉되게 형성된 접착층과,상기 접착층의 상부 표면 및 측면에 형성된 제 1 및 제 2 장벽층과,상기 제 1 장벽층 상에 형성된 제 1 하부전극과,상기 제 1 및 2 장벽층의 측면과 상기 층간절연층의 측면에 형성된 제 2 하부전극과,상기 제 1 및 제 2 하부전극 상에 형성된 유전층과,상기 유전층 상에 형성된 상부전극을 포함하는 반도체장치의 커패시터.
- 청구항 1에 있어서 상기 접착층이 TiSi2, TaSi2, MoSi2, WSi2또는 CoSi2으로 형성된 반도체장치의 커패시터.
- 청구항 1에 있어서 상기 제 1 및 제 2 장벽층은 상기 접착층의 표면이 질화되어 형성된 반도체장치의 커패시터.
- 청구항 1에 있어서 상기 제 1 및 제 2 하부 전극과 상부 전극이 Pt, Mo 또는 Au의 내산화성 금속으로 형성된 반도체장치의 커패시터.
- 청구항 1에 있어서 상기 제 1 및 제 2 하부 전극과 상부 전극이 Ir 또는 Ru의 산화물질이 도전성을 갖는 금속으로 형성된 반도체장치의 커패시터.
- 청구항 1에 있어서 상기 유전층이 산화탄탈늄(Ta2O5), PZT(Pb(Zr Ti)O3), PLZT((Pb La)(Zr Ti)O3), PNZT(Pb(Nb Zr Ti)O3), PMN(Pb(Mg Nb)O3) 또는 BST((Ba Sr)TiO3)의 고유전상수 물질로 형성된 반도체장치의 커패시터.
- 반도체기판 상에 층간절연층을 형성하고 패터닝하여 상기 반도체기판의 소정 부분을 노출시키는 접촉홀을 형성하는 공정과,상기 접촉홀 내에 플러그를 상기 반도체기판과 접촉되게 형성하는 공정과,상기 층간절연층 상에 상기 플러그와 접촉되는 접착층, 제 1 장벽층 및 제 1 하부전극을 순차적으로 형성하고 상기 플러그와 대응하는 부분만 남도록 패터닝하되 상기 층간절연층도 소정 두께 제거되어 측면을 갖도록 과도식각하는 공정과,상기 접착층의 패터닝된 측면을 질화시켜 제 2 장벽층을 형성하면서 상기 제 1 하부 전극의 모서리 부분을 시각시키고 이 식각된 제 1 하부 전극 물질을 상기 층간절연층의 측면과 상기 제 1 및 제 2 장벽층의 측면에 재증착하여 제 2 하부전극을 형성하는 공정과,상기 제 1 및 제 2 하부전극 상에 유전층 및 상부전극을 형성하는 공정을 구비하는 반도체장치의 커패시터 제조방법.
- 청구항 7에 있어서 상기 접착층을 TiSi2, TaSi2, MoSi2, WSi2또는 CoSi2으로 형성하는 반도체장치의 커패시터 제조방법.
- 청구항 7에 있어서 상기 제 1 및 제 2 장벽층을 TiSiN, TaSiN, MoSiN, WSiN 또는 CoSiN으로 형성하는 반도체장치의 커패시터 제조방법.
- 청구항 9에 있어서 상기 제 2 장벽층을 500∼1000W 정도의 고주파 전력(Radio Frequency Power)을 인가하여 발생되는 플라즈마 상태에서 질화하여 형성하는 반도체장치의 커패시터 제조방법.
- 청구항 7에 있어서 상기 제 1 하부전극을 Pt, Mo 또는 Au의 내산화성 금속이나, Ir 또는 Ru의 산화물질이 도전성을 갖는 금속을 스퍼터링 방법으로 증착하여 형성하는 반도체장치의 커패시터 제조방법.
- 청구항 7에 있어서 상기 제 1 하부 전극의 모서리를 상기 제 2 장벽층을 형성할 때 인가되는 고주파 전력에 의해 식각되도록 하는 반도체장치의 커패시터 제조방법.
- 청구항 7에 있어서 상기 유전층을 산화탄탈늄(Ta2O5), PZT(Pb(Zr Ti)O3), PLZT((PbLa)(Zr Ti)O3), PNZT(Pb(Nb Zr Ti)O3), PMN(Pb(Mg Nb)O3) 또는 BST((Ba Sr)TiO3)의 고유전 물질로 형성하는 반도체장치의 커패시터 제조방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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| FPAY | Annual fee payment |
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| LAPS | Lapse due to unpaid annual fee |