KR100239418B1 - 반도체소자의 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 커패시터 하부전극과 폴리실리콘간의 확산방지 및 베리어 메탈층의 산화를 방지하기에 적당한 반도체소자의 커패시터 및 그 제조방법에 관한 것으로, 본 발명 반도체소자의 커패시터는 콘택홀에 형성되는 플러그상에 형성되어 플러그 형성 물질 원자의 이동을 억제하는 제1베리어층; 상기 제1베리어층상에 형성되어 산소 원자의 이동을 억제하는 제2베리어층; 상기 제2베리어층상에 하부전극과, 상기 제1,2베리어층 및 하부전극의 측면에 형성되는 절연막 측벽; 그리고 상기 절연막 측벽을 포함하는 하부전극상에 형성되는 유전막과 상부전극을 포함하고 구성되어 유전막의 산소 확산과 플러그의 실리콘 확산을 효과적으로 방지하여 실리콘 산화막(Sio2)이나 TiO2와 같은 물질의 생성을 방지하므로 고유저항이나 누설전류의 발생을 억제할 수 있어 신뢰도 있는 커패시터를 제공할 수 있는 효과가 있다.
Description
본 발명은 반도체소자의 커패시터에 관한 것으로 특히 커패시터 하부전극과 폴리실리콘간의 확산방지 및 베리어 메탈층의 산화를 방지하기에 적당한 반도체소자의 커패시터 및 그 제조방법에 관한 것이다.
일반적으로 커패시터는 소자의 집적도가 증가함에 따라 그 면적이 작아지면서 이로 인한 커패시턴스(capacitance)의 감소를 보상하기 위해 점차로 유전막의 두께를 줄여왔다.
그러나 유전막의 두께감소에 따라 터널링(tunneling)에 의한 누설전류(leakage current)가 증가하게 되고 이러한 누설전류와 유전막 두께의 극박화때문에 점차로 커패시터의 신뢰성이 저하되는 문제가 발생하게 되었다.
이러한 유전막의 극박화를 피하는 방법으로 저장전극(storage node)에 매우 복잡한 표면굴곡을 형성하여 커패시터의 유효면적을 증가시키는 방법이 널리 사용되고 있다.
그리고 이와 함께 커패시터의 유전막으로 유전율(dielectric constant)이 높은 질화막/산화막의 적층구조나 산화막/질화막/산화막의 적층구조를 사용하여 박막화 추세에 맞추었다.
그러나 이러한 방법은 심한 단차(step coverage)를 주어 사진묘화 공정을 어렵게 하고, 공정단가가 상승하는 등의 문제로 인해 256MB 디램(DRAM)급 이상의 고집적 소자에서는 사용하기 어려울 것으로 예측하고 있다.
그에 따라 커패시터의 커패시턴스를 획기적으로 향상시키면서 표면 굴곡을 줄이는 방법으로 고유전율(high dielectric constant)을 갖는 물질을 커패시터의 유전막으로 사용하는 방법이 제시되었으며 이에 대하여 많은 연구가 진행되고 있다.
커패시터용 고유전율 물질로 가장 많이 연구된 물질은 Ta2O5이며, 이 물질은 박막화, 특성개선 및 집적화 등에 많은 성과가 있었으나 실질적인 유전율은 그리 높지 않아 향후 점차 고집적화되어가는 추세를 고려할 때 그 사용범위가 넓지 않을 것으로 예측되고 있다.
그러므로 최근 들어 페로브스카이트(perovskite)형 산화물에 대한 관심이 높아지고 있으며 특히, 반도체 장치에 사용될 고유전막으로써 집중적인 연구의 대상이 되고 있다.
이러한 고유전막 물질로는 PZT[(Pb(Zr, Ti)O3], PLZT[(Pb, Li)(Zr, Ti)O3], BST[((Ba,Sr)TiO3], BaTiO3, SrTiO3등이 있다.
그러나 이러한 물질은 실리콘 또는 폴리실리콘 등과 쉽게 반응하며 이들 물질의 커패시터 고유전막 형성과정에서 강한 산화성 분위기에 표면이 노출되면서 그에 따른 스토리지 노드의 산화 등으로 인해 전극의 재료 및 구조 등 실질적인 집적 공정을 진행하면서 발생하는 문제점을 해결하기 위해 많은 연구가 진행되고 있다.
그리고 스토리지 노드를 형성하는 물질로는 산화가 잘되지 않아 누설전류의 발생을 가장 억제하는 물질로 알려진 백금(Pt: platinum)을 주로 사용하고 있다.
이와 같은 종래 반도체소자의 커패시터 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1d는 종래 반도체소자의 일 커패시터 제조공정을 보여주는 단면도들이다.
먼저 도 1a에 나타낸 바와 같이 소오스/드레인으로 사용할 불순물 확산영역(2)이 형성된 반도체 기판(1)상에 절연막(3)을 형성하고 상기 절연막(3)을 선택적으로 패터닝하여 불순물 확산영역(2)상에 노드 콘택홀(4)을 형성한다.
도 1b에 나타낸 바와 같이 상기 노드 콘택홀(4)내에 선택적으로 폴리실리콘플러그(plug)(5)를 형성한다.
그 다음 상기 절연막(3) 및 폴리실리콘 플러그(5) 전면에 TiW층(6) 및 하부전극(lower electrode)(7)을 형성하고 선택적으로 패터닝하여 스토리지 노드(storage node)로 사용할 만큼만 남긴다.
이때, 하부전극(7)으로는 백금(Pt)을 사용하여 형성하였다.
그리고 하부전극(7)과 폴리실리콘 플러그(5) 사이에 형성하는 TiW층(6)은 베리어 메탈층(barrier metal)이다.
TiW층(6)으로 베리어 메탈층을 형성하는 이유는 하부전극(7)으로 사용하는 백금(Pt)전극과 폴리실리콘 플러그(5)가 직접 접촉할 경우 하부전극(7)의 상층면에 형성될 고유전막의 산소원자와 폴리실리콘 플러그(5)의 실리콘원자가 직접 접촉하여 그 계면에서 실리콘 산화막(SiO2)이 형성되는 것을 막기 위한 것이다.
실리콘 확산은 하부전극의 고유저항을 증가시키고 하부전극(7)의 상층부에 얇은 산화막을 형성시켜 커패시터의 유전율을 감소시킨다.
도 1c에 나타낸 바와 같이 상기 하부전극(7) 및 TiW층(6)의 측면에 산화물을 이용하여 측벽 스페이서(8)를 형성한다.
이때, 상기 측벽 스페이서(8)는 상기 TiW층(6)이 후속공정에서 형성할 고유전막과의 접촉으로 인해 누설전류의 패스(path)로 작용하는 것을 방지하기 위하여 형성하는 것이다.
도 1d에 나타낸 바와 같이 상기 하부전극(7) 및 측벽 스페이서(8) 표면에 BST[((Ba,Sr)TiO3]와 같은 고유전막(9)을 형성한 후 고유전막(9) 전면에 플레이트 노드인 상부전극(upper electrode)(10)을 형성한다.
도 2는 TiW를 베리어 메탈로 이용하는 경우 실리콘원자의 확산을 SIMS로 측정한 결과를 나타낸 프로파일 다이어그램으로써 폴리실리콘 플러그(5)로부터의 실리콘원자가 TiW층(6)에서 확산이 저지되는 것을 알 수 있지만, BST 등의 고유전물질을 하부전극(7)으로 증착하는 공정에서 하부전극(7)으로 사용하는 백금전극의 결정립사이로 이동하는 산소원자가 TiW층(6)까지 확산되는 것을 나타내었다.
이상에서와 같은 종래 반도체소자의 일 커패시터에 있어서는 폴리실리콘 플러그(5)의 실리콘원자가 하부전극(7)으로 확산되는 것을 방지하기 위한 베리어 메탈층로서 TiW층(6)을 그 계면에 형성하여 실리콘원자가 하부전극(7)으로 확산하는 것을 효과적으로 방지하였으나, 고유전막(9)을 백금전극인 하부전극(7)상층에 형성하는 공정중 고유전막(9)의 산소원자가 하부전극(7)의 결정립계(grain boundary)를 통하여 베리어 메탈층인 TiW층(6)과 직접 반응하여 하부전극(7)과 TiW층(6)의 계면에 TiO2(11)가 형성되어 하부전극(7)과 TiW층(6)간의 접촉을 불안정하게 만든다. 참고적으로 TiW층(6)은 비교적 산화가 쉽게 이루어지는 물질로 알려져 있다.
도 3은 종래 반도체소자의 다른 커패시터의 구조 단면도이다.
상기한 바와 같은 도 3의 종래 반도체소자의 다른 커패시터의 구조와 제조방법은 도 1a 내지 도 1d에 나타낸 바와 같은 종래 반도체소자의 일 커패시터 구조 및 제조방법과 유사하다.
그러나 한가지 다른 점은 하부전극(7)과 폴리실리콘 플러그(5)사이에 형성하는 베리어 메탈층(barrier metal layer)으로써, 베리어 메탈층 형성물질로 TiW층이 아닌 TiN층(12)을 사용하여 형성하는 것이다.
이때, TiN층(12)을 형성하는 이유 또한 도 1C에 나타낸 바와 같은 종래 일 커패시터에서 TiW층을 형성하는 이유와 동일하게 폴리실리콘 플러그(5)의 실리콘원자와 고유전막(9)의 산소원자와의 접촉을 방지하기 위한 것이다.
도 4는 TiN를 베리어 메탈로 이용하는 경우 실리콘원자의 확산을 SIMS로 측정한 결과를 나타낸 프로파일 다이어그램으로써 고유전막 증착시 백금으로 형성하는 하부전극(7)의 결정립계를 통과한 산소원자가 TiN에서 확산이 저지되는 것을 알 수 있지만, 하부전극(7)상에 BST 등의 고유전물질을 증착하는 공정중 하부전극(7)으로 사용하는 백금전극의 결정립사이로 산소원자가 하부전극(7)과 TiN층(12)의 계면까지 확산되고, 또한 폴리실리콘 플러그(5)의 실리콘원자가 TiN층(12)을 통하여 쉽게 확산되어 TiN층(12)과 하부전극(7)의 계면에 산소원자와 실리콘원자가 접촉하는 것을 알 수 있다.
이상에서와 같은 종래 반도체소자의 다른 커패시터에 있어서는 고유전막(9)의 산소원자가 폴리실리콘 플러그(5)로 확산하는 것을 방지하기 위해 그 계면에 베리어 메탈층으로 TiN층(12)을 형성하여 산소원자가 폴리실리콘 플러그(5)로 확산하는 것을 효과적으로 방지하였다.
그러나, 고유전막(9)을 하부전극(7)상층에 형성할 때 고유전막(9)의 산소원자가 하부전극(7)의 결정립계를 통해 확산하여 TiN층(12)과 하부전극(7)의 계면에 존재하면서 Ti와 결합하여 TiO2가 형성되거나, TiN층(12) 하부의 폴리실리콘 플러그(5)에서 실리콘원자가 TiN층(12)을 통하여 확산하게 되어 결과적으로 TiN층(12)의 상층면까지 내려온 산소원자와 결합하여 하부전극(7)과 TiN층(12)의 계면에 실리콘 산화막(SiO2)(13)을 형성하게 되었다.
즉, TiN층은 TiW층에 비해 고유전막의 산소원자에 대한 베리어 매탈층으로는 효과가 있지만, 폴리실리콘 플러그의 실리콘원자에 대해서는 TiW층에 비해 베리어 메탈층으로써의 효과가 떨어지므로 TiN층(12)을 통해 폴리실리콘 플러그(5)의 실리콘원자가 하부전극(7)과 TiN층(12)의 계면으로 확산되어 결과적으로 고유전막(9)의 산소원자와 결합하여 실리콘 산화막(SiO2)(13)이 형성되는 것을 방지하지 못하여 TiN층(12)과 하부전극(7) 또는 하부전극(7)과 폴리실리콘 플러그(5)의 접촉을 불안정하게 만드는 것이다.
도 5는 종래 반도체소자의 또 다른 커패시터의 구조 단면도이다.
상기한 바와 같은 도 5에 나타낸 종래 반도체소자의 또 다른 커패시터 또한 종래 일 커패시터나 다른 커패시터와 동일한 구조와 제조방법을 이용하여 형성하나 베리어 메탈층을 TiW층이나 TiN층이 아닌 TaN층(14)을 사용한 것만이 다르다.
이와 같은 TaN층(14)은 산화방지력 및 산소원자에 대한 확산방지력에 있어서는 TiW층이나 TiN층에 비해 그 효과가 우수한 것으로 나와 있지만 폴리실리콘 플러그(5)에 포함된 실리콘원자의 확산 방지에 있어서는 TiW층에 비해서 그 효과가 떨어지는 것을 알려져 있다.
도 6은 TaN를 베리어 메탈로 이용하는 경우의 산소와 실리콘원자의 확산을 SIMS로 측정한 결과를 나타낸 프로파일 다이어그램으로써 고유전막(9) 증착시 백금으로 형성하는 하부전극(7)의 결정립계를 통과한 산소원자가 TaN(14)층에서 확산이 저지되는 것을 알 수 있지만, BST 등의 고유전물질을 유전막으로 사용하였을 경우 고유전막(9) 증착중 하부전극(7)으로 사용하는 백금전극의 결정립사이로 이동하는 산소가 하부전극(7)과 TaN층(14)의 계면까지 확산되고, 폴리실리콘 플러그(5)의 실리콘원자가 TaN층(14)을 통하여 쉽게 확산되어 TaN층(14)과 하부전극(9)의 계면에 산소원자와 실리콘원자가 접촉하는 것을 알 수 있다.
이상에서와 같이 종래 또 다른 커패시터에 있어서도 고유전막(9)에 포함된 산소원자가 하부전극(7)을 통하여 폴리실리콘 플러그(5) 형성면으로 확산되는 것을 방지하기 위해 베리어 매탈층으로 TaN층(14)을 형성하여 산소원자의 확산을 효과적으로 방지하였다.
그러나 종래의 또 다른 예에 있어서도 종래 다른 커패시터의 경우에서와 유사하게 고유전막(9)을 하부전극(7)상층에 형성하는 공정에 있어서, 고유전막(9)에 포함된 산소원자가 하부전극(7)의 결정립계를 통하여 확산되어TaN층(14)과 하부전극(7)의 계면에 존재하게 되는데, 이때에도 TaN층(14)하부의 폴리실리콘 플러그(5)에서 실리콘원자가 TaN층(14)을 통하여 확산하게 되어 결과적으로 TaN층(14)의 상층면까지 확산된 산소원자와 결합하여 하부전극(7)과 TaN층(14)의 계면에 실리콘산화막(SiO2)(13)이 형성되었다.
즉, TaN층(14)은 TiW층이나 TiN층에 비해 유전막의 산소원자에 대한 베이어 메탈층으로는 효과 및 산화방지막으로서는 효과가 있지만, 폴리실리콘 플러그의 실리콘원자에 대해서는 TiW층에 비해 베리어 메탈층으로써의 효과가 떨어지므로 TaN층(14)을 통해 폴리실리콘 플러그(5)의 실리콘원자가 하부전극(7)과 TaN층(14)의 계면으로 확산되어 결과적으로 고유전막(9)의 산소원자와 결합하여 실리콘 산화막(SiO2)(13)이 형성되는 것을 방지하지 못하였다.
종래 반도체소자의 커패시터에 있어서는 커패시터의 커패시턴스를 증가시키기 위하여 하부전극의 표면에 BST[((Ba,Sr)TiO3]와 같은 고유전물질을 형성하였으나 하부전극과 폴리실리콘 플러그가 직접 접촉할 경우 그 특성이 좋지 않아 하부전극과 폴리실리콘 플러그의 계면에 베리어 메탈층으로써 TaN층, TiW층 또는 TiN층을 형성하였다.
그러나 TiW층은 산소원자의 확산을 효과적으로 방지하지 못하고 TaN층과 TiN층은 실리콘원자의 확산을 효과적으로 방지하지 못하여 베리어 메탈층과 하부전극의 계면에 산화막이 형성되거나 베리어 메탈층이 산화하는 등의 문제를 발생시켜 결과적으로 커패시터의 고유저항을 증가시키거나 또는 커패시터의 유전율을 감소시키는 등의 문제점이 발생하였다.
본 발명은 상기한 바와 같은 종래 반도체소자의 커패시터 문제점을 해결하기 위하여 안출한 것으로 베리어 메탈층의 구조를 두층 이상으로 형성하여 실리콘원자와 산소원자의 확산방지에 적당하고 베리어 메탈의 산화 또는 방지할 수 있는 반도체소자의 커패시터 및 그 제조방법을 제공하는데 그 목적이 있다.
제1a도 내지 제1d도는 종래 반도체소자의 일 커패시터 제조공정을 보여주는 단면도들.
제2도는 TiW를 베리어 메탈로 이용하는 경우의 산소와 실리콘원자의 확산을 SIMS로 측정한 결과를 나타낸 프로파일 다이어그램.
제3도는 종래 반도체소자의 다른 커패시터 구조 단면도.
제4도는 TiN를 베리어 메탈로 이용하는 경우의 산소와 실리콘원자의 확산을 SIMS로 측정한 결과를 나타낸 프로파일 다이어그램.
제5도는 종래 반도체소자의 또 다른 커패시터 구조 단면도.
제6도는 TaN를 베리어 메탈로 이용하는 경우의 산소와 실리콘원자의 확산을 SIMS로 측정한 결과를 나타낸 프로파일 다이어그램.
제7도는 본 발명 반도체소자의 커패시터 구조 단면도.
제8a도 내지 제8d도는 본 발명에 따른 반도체소자의 커패시터 제조공정을 보여주는 단면도들.
제9도는 TaN/TiW를 베리어 메탈로 이용하는 경우의 산소와 실리콘원자의 확산을 SIMS로 측정한 결과를 나타낸 프로파일 다이어그램.
〈도면의 주요부분에 대한 부호의 설명〉
20 : 반도체 기판 21 : 불순물 확산영역
22 : 층간절연막 23 : 노드 콘택홀
24 : 도전층 플러그 25 : TiW층
26 : TaN층 27 : 하부전극
28 : 베리어 메탈층 29 : 측벽 스페이서
30 : 고유전막 31 : 상부전극
본 발명에 따른 반도체소자의 커패시터는 반도체 기판상에 콘택홀을 가진 절연막, 상기 콘택홀에 형성되는 플러그; 상기 플러그상에 형성되어 플러그 형성 물질 원자의 이동을 억제하는 제1베리어층; 상기 제1베리어층상에 형성되어 산소 원자의 이동을 억제하는 제2베리어층; 상기 제2베리어층상에 하부전극과, 상기 제1,2베리어층 및 하부전극의 측면에 형성되는 절연막 측벽; 그리고 상기 절연막 측벽을 포함하는 하부전극상에 형성되는 유전막과 상부전극을 포함하는 것을 특징으로 하고, 본 발명 반도체소자의 커패시터 제조방법은 반도체 기판상에 절연막을 형성하고 상기 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계와; 상기 콘택홀에 플러그를 형성하는 단계와; 상기 플러그상에 TiW을 증착하여 제1베리어층을 형성하는 단계; 상기 제1베리어층상에 TaN 또는 TiN을 증착하여 제2베리어층을 형성하는 단계와; 상기 제2베리어층상에 하부전극을 형성하는 단계와; 상기 제1,2베리어층 및 하부 전극의 측면에 절연막 측벽을 형성하는 단계와; 상기 절연막 측벽을 포함하는 하부전극상에 유전막을 형성하는 단계와; 상기 유전막상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서 첨부된 도면을 참조하여 본 발명 반도체소자의 커패시터 및 그 제조방법을 상세히 설명하기로 한다.
도 7은 본 발명 반도체소자의 커패시터 구조 단면도이다.
본 발명 반도체소자의 커패시터는 도 7에 나타낸 바와 같이 반도체 기판(20)과, 상기 반도체 기판(20)상에 콘택홀(23)을 가진 절연막(22)과, 상기 콘택홀(23)에 형성되는 도전층 플러그(24)와, 상기 도전층 플러그(24)와 도전층 플러그(24)에 인접한 상기 층간절연막(22)상에 형성되는 제1베리어층인 TiW층(25)과 상기 TiW층(25)상의 제2베리어층인 TaN층(26)으로 이루어진 베리어 메탈층(28)과, 상기 베리어 메탈층(28)상의 하부전극(lower electrode)(27)과, 상기 하부전극(27)상의 고유전막(30)과, 상기 고유전막(30)상의 상부전극(upper electrode)(31)을 포함하여 구성된다.
이때, 상기 TiW층(25) 및 TaN층(26)과 하부전극(27)의 측면과 고유전막(30) 사이에 측벽 스페이서(29)가 더 형성된다.
그리고 제1베리어층인 상기 TiW층(25)은 실리콘확산 방지막이며, 제2베리어층인 TaN층(26)은 산소확산 방지막이다.
그리고 TaN층(26) 대신 TiN을 사용할 수 있다. 즉, 산소확삭 방지막으로는 TaN과 TiN중 하나를 선택하여 사용할 수 있는 것이다.
또한, 상기 도전층 플러그(24)는 실리콘층이며, 상기 도전층 플러그(24)에 대응하는 상기 반도체 기판(20)에는 불순물 확산영역(21)이 형성되어 있다.
그리고 고유전막(30)은 PZT[(Pb(Zr, Ti)O3](lead zirconium titanium oxide), PLZT[(Pb, Li)(Zr, Ti)O3](lead lithium zirconium titanium oxide), BST[((Ba, Sr)TiO3](barium strontium titanium oxide), BaTiO3(barium titanium oxide), 그리고, STO[SrTiO3](strontium titanium oxide)중 어느하나로 형성된다. 이때, 상기 하부 및 상부전극(29)(31)은 백금(Pt)으로 형성된다.
이와 같은 본 발명 반도체소자의 커패시터 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 8a 내지 도 8d는 본 발명에 따른 반도체소자의 커패시터 제조공정을 보여주는 단면도들이다.
먼저, 도 8a에 나타낸 바와 같이 소오스/드레인으로 사용할 불순물 확산영역(21)이 형성된 반도체 기판(20)상에 층간절연막(22)을 형성하고 상기 층간절연막(22)을 선택적으로 패터닝하여 불순물 확산영역(21)상에 노드 콘택홀(23)을 형성한다.
도 8b에 나타낸 바와 같이 상기 노드 콘택홀(23)내에 선택적으로 폴리실리콘을 사용하여 도전층 플러그(plug)(24)를 형성한 다음 상기 층간절연막(22) 및 도전층 플러그(24) 전면에 TiW층(25), TaN층(26), 하부전극(27) 및 감광막(PR)을 차례로 증착한다.
그 다음 노광 및 현상공정 스토리지 노드 형성영역을 정의하여 감광막(PR)을 패터닝한다.
이때, TiW층(25)은 제1베리어층으로서 실리콘원자에 대한 확산방지력이 우수한 실리콘확산 방지막이며, TaN층(26)은 제2베리어층으로서 산소원자에 대한 확산방지력이 우수한 산소확산 방지막으로 두층을 차례로 형성하여 베리어 메탈층(28)으로 이용한다.
그리고 TaN층(26) 대신에 TiN층을 사용하여 형성할 수 있다. 즉, TiW층(25)과 TaN층(26)을 차례로 형성하여 베리어 메탈층(28)으로 이용하는 대신 TiW층(25)과 TiN층을 차례로 형성하여 베리어 메탈층으로 이용할 수 있는 것이다.
그리고 상기 하부전극(27)은 백금(Pt)으로 형성한다.
도 8c에 나타낸 바와 같이 상기 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 하부전극(27) 및 베리어 메탈층(28)을 차례로 식각하여 스토리지 노드(storage node)영역에만 남긴다.
그 다음 상기 감광막(PR)을 제거한다. 이어서, 상기 층간절연막(22)을 포함한 하부전극(27) 전면에 절연층을 증착하고 반응성이온식각법(RIE: Reactive Ion Etch)을 이용한 에치백공정으로 절연층을 식각하여 하부전극(27) 및 베리어 메탈층(28)의 측면에 측벽 스페이서(29)를 형성한다.
이때, 상기 측벽 스페이서(29)는 산화물과 질화물중 어느 하나를 사용하여 형성한다.
도 8d에 나타낸 바와 같이 상기 하부전극(27)과 측벽 스페이서(29) 및 층간 절연막(22)표면에 고유전막(30)을 형성한 후 고유전막(30) 전면에 상부전극(31)을 형성한다.
이때, 상기 고유전막(30)은 PZT[(Pb(Zr, Ti)O3](lead zirconium titanium oxide), PLZT[(Pb, Li)(Zr, Ti)O3](lead lithium zirconium titanium oxide), BST[((Ba, Sr)TiO3](barium strontium titanium oxide), BaTiO3(barium titanium oxide), 그리고, STO[SrTiO3](strontium titanium oxide)중 하나로 형성한다. 그리고, 상부전극(31)은 백금(Pt)을 사용하여 형성한다.
도 9는 TaN/TiW를 베리어 메탈로 이용하는 경우의 산소와 실리콘원자의 확산을 SIMS로 측정한 결과를 나타낸 프로파일 다이어그램으로써 고유전막(30) 증착시 백금으로 형성하는 하부전극(27)의 결정립계를 통과한 산소가 TaN층(26)에서 확산이 저지되는 것을 알 수 있고, 폴리실리콘 플러그(24)로부터의 실리콘원자가 TiW층(25)에서 확산이 저지되는 것을 알 수 있다.
본 발명에 따른 커패시터에 있어서는 다음과 같은 효과가 있다.
첫째, 폴리실리콘 플러그의 바로 상층에는 실리콘원자의 확산방지에 우수한 효과가 있는 TiW층을 형성하고 하부전극의 바로 아래에는 산소원자의 확산방지에 우수한 효과가 있는 TiN층이나 TaN층을 차례로 형성하여 실리콘 산화막(SiO2)의 생성을 방지하여 고유저항이나 누설전류의 발생을 억제하여 신뢰도 있는 반도체소자의 커패시터를 제공할 수 있다.
둘째, 물질자체가 비교적 산화하기 쉬운 TiW층이 TaN층의 하부에 형성되어 있으므로 고유전막에 포함된 산소원자의 확산이 TiW층까지 이루어질 수 없어 하부전극과 TiW층의 계면에서 발생하였던 TiO2의 발생 또한 최대한 억제할 수 있다.
Claims (3)
- 반도체 기판; 상기 반도체 기판상에 콘택홀을 가진 절연막; 상기 콘택홀에 형성되는 플러그; 상기 플러그상에 형성되어 플러그 형성 물질 원자의 이동을 억제하는 제1베리어층; 상기 제1베리어층상에 형성되어 산소 원자의 이동을 억제하는 제2베리어층; 상기 제2베리어층상에 하부전극과, 상기 제1,2베리어층 및 하부전극의 측면에 형성되는 절연막 측벽; 그리고 상기 절연막 측벽을 포함하는 하부전극상에 형성되는 유전막과 상부전극을 포함하는 것을 특징으로 하는 반도체소자의 커패시터.
- 제1항에 있어서, 제1베리어층은 TiW이고, 제2베리어층은 TaN 또는 TiN중 하나인 것을 특징으로 하는 반도체소자의 커패시터.
- 반도체 기판상에 절연막을 형성하고 상기 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계와; 상기 콘택홀에 플러그를 형성하는 단계와; 상기 플러그상에 TiW을 증착하여 제1베리어층을 형성하는 단계; 상기 제1베리어층상에 TaN 또는 TiN을 증착하여 제2베리어층을 형성하는 단계와; 상기 제2베리어층상에 하부전극을 형성하는 단계와; 상기 제1,2베리어층 및 하부 전극의 측면에 절연막 측벽을 형성하는 단계와; 상기 절연막 측벽을 포함하는 하부전극상에 유전막을 형성하는 단계와; 상기 유전막상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
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