KR100386369B1 - 범용 회로 애플리케이션을 위한 집적화된 정합 저항값을가진 캐패시터 구조 - Google Patents

범용 회로 애플리케이션을 위한 집적화된 정합 저항값을가진 캐패시터 구조 Download PDF

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Abstract

제1 전도성 물질층을 포함하는 반도체 디바이스가 개시된다. 도핑되지 않은 다결정 실리콘층이 이 전도성 물질층에 도포된다. 제2 전도성 물질층이 도핑되지 않은 다결정 실리콘층에 도포된다. 인터페이스층은 각각의 전도성 물질층과 도핑되지 않은 다결정 실리콘층 사이에 배치된다. 인터페이스층은 전도성 물질층과 도핑되지 않은 다결정 실리콘층 사이에 전기 콘택을 제공한다.

Description

범용 회로 애플리케이션을 위한 집적화된 정합 저항값을 가진 캐패시터 구조{CAPACITOR STRUCTURE WITH INTEGRATED MATCHED RESISTANCE FOR GENERAL PURPOSE CIRCUIT APPLICATIONS}
본 발명은 캐패시턴스와 병렬 저항값을 단일 구조내에 포함하는 회로 구조에 관한 것이다. 본 발명은 또한 이러한 구조를 형성하기 위한 방법에 관한 것이다.
반도체 칩내의 디바이스의 수가 증가함에 따라 디바이스 집적도는 높아지고, 기존의 공간내에 더 많 은 디바이스를 패키징할 수 있도록 하는 연구가 계속되고 있다. 디바이스의 개수와 디바이스 집적도가 증가되는 것은 디바이스의 제조와 기능에 있어서 문제를 야기시킨다. 일정한 크기와 집적도에서 적절하게 기능하는 디바이스가 크기가 더욱 작아지고 더욱 조밀하게 패키징될 때 적절하게 동작하지 않는 경우가 발생한다. 디바이스를 제조하는 공정에서도 그러한 경우가 발생할 수 있다.
본 발명은 제1 전도성 물질층을 포함하는 반도체 구조를 제공한다. 도핑되지 않은 다결정 실리콘층이 이 제1 전도성 물질층에 도포된다. 제2 전도성 물질층이 도핑되지 않은 다결정 실리콘층에 도포된다. 인터페이스층은 각각의 전도성 물질층과 도핑되지 않은 다결정 실리콘층 사이에 배치된다. 인터페이스층은 전도성 물질층과 도핑되지 않은 다결정 실리콘층 사이에 전기 콘택을 제공한다.
본 발명은 또한 반도체 구조를 형성하는 방법을 제공한다. 이 방법은 제1 전도성 물질층을 제공하는 단계를 포함한다. 도핑되지 않은 다결정 실리콘층이 제1 전도성 물질층상에 제공된다. 도핑되지 않은 다결정 실리콘층에 도포되는 제2 전도성 물질층이 제공된다. 인터페이스층은 각각의 전도성 물질층과 도핑되지 않은 다결정 실리콘층 사이에 정렬된다. 인터페이스층은 전도성 물질층과 도핑되지 않은 다결정 실리콘층 사이에 전기 저항값 영역을 제공한다.
본 발명의 다른 목적 및 이점은 하기의 상세한 설명에 의해 관련 기술분야의 당업자들에게 분명해 질 것이므로, 간단히 본 발명을 수행하기 위한 최선의 모드를 예시하는 본 발명의 바람직한 실시예만을 도시하여 설명한다. 이해하는 바와 같이, 본 발명은 그 밖의 다양한 실시예를 사용할 수 있으며, 본 발명의 범위에서 벗어남이 없이 다양하고 자명한 관점에서 본 발명의 세부 사항은 변경될 수 있다. 따라서, 도면과 설명은 단지 예시적인 것으로 간주되어야 하며 제한적인 것으로 해석되어서는 안된다.
본 발명의 상기 언급된 목적 및 이점은 첨부된 도면과 관련하여 이해할 때더욱 명백하게 이해될 것이다.
도 1a, 1b 및 1c는 종래의 회로 구조의 개략적인 도면.
도 2는 또다른 종래의 회로 구조의 개략적인 도면.
도 3은 또다른 종래의 회로 구조의 개략적인 도면.
도 4는 또다른 종래의 회로 구조의 개략적인 도면.
도 5는 본 발명에 따른 반도체 디바이스 구조의 실시예의 투시도.
도 6a는 본 발명에 따른 반도체 디바이스 구조의 실시예의 횡단면도.
도 6b는 도 6a에 도시된 구조에 따른 개략도.
도 6c는 도 6b에 도시된 구조에 따른 개략도.
도 7a는 본 발명에 따른 반도체 디바이스 구조의 실시예의 횡단면도.
도 7b는 도 7a에 도시된 구조에 따른 개략도.
도 7c는 도 7b에 도시된 구조에 따른 개략도.
도 8a는 신호 감쇠를 갖으며 사용되는 본 발명의 실시예를 포함하는 회로를 나타내는 개략도.
도 8b는 신호 감쇠없이 사용되는 본 발명의 실시예를 포함하는 회로를 나타내는 개략도.
도 9a 및 9b는 캐패시터 분주기의 실시예를 나타낸 도면.
도 10은 본 발명의 실시예를 포함하는 회로의 개략도.
도 11은 본 발명에 따른 구조의 실시예를 포함하는 회로의 개략도.
도 12~21은 본 발명에 따른 구조를 제조하기 위한 공정의 실시예의 여러 단계에서 본 발명에 따른 구조의 횡단면도.
도 22~28은 본 발명에 따른 구조를 제조하기 위한 또다른 공정에 따른 여러단계에서 본 발명의 또다른 실시예의 횡단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 약한 전도성 유전체 물질층
3: 제1 전도성층
5: 제2 전도성층
40, 52, 82, 122: 실리콘 기판
42, 54, 124: 얕은 트랜치 영역
44, 88, 130: 다결정 실리콘
46: 인터페이스층
48, 58: 고유 폴리실리콘층
50: 제2 캐패시터 플레이트
56, 86: 게이트 산화막
60 62: MOSFET 영역
64: 캐패시터 저항 구조 영역
66, 98: 측벽 스페이서
70, 72, 102, 104, 126: 주입 접합부
74, 110, 132, 140: 인터레벨 유전체 영역
76, 112, 118, 136: 게이트 콘택
78, 114, 120, 134: 확산 콘택
80, 138: 금속 영역
90: 마스크층
도 1a 내지 도 4는 본 발명이 사용될 수 있는 다양한 회로 구조의 예 및/또는 본 발명을 사용하여 해결될 수 있는 여러가지 문제점을 도시한 것이다. 여기서, 도 1a는 저임피던스 신호원이 다음 활성 단계에서 적절하게 사용될 수 있기 전에 "레벨 시프트(level shifted)"될 필요가 있는 단순한 일반적인 경우를 나타낸다. 도 1b는 "레벨 시프트"되어야 할 저임피던스 신호가 필요한 특별한 경우를 나타낸다.
도 1c는 진공 튜브를 포함하는, 신호 레벨 시프트 및 전압 변환 문제를 설명하기 위한 회로를 나타낸다. 본 발명이 진공 튜브에 관련된 문제를 해결한다는 것을 반드시 의미하는 것은 아니지만, 도 1c는 본 발명에 의해 해결될 수 있는 문제의 형태와 한계(longevity)를 나타낸다.
본 발명은 또한 감쇠와 레벨 시프트 문제를 해결하는 것에 사용될 수 있다. 여기서, 도 2는 N 채널 FET에서 실시되는 고성능 Schmidt 트리거를 나타낸다. T1의 드레인을 T2의 게이트와 연결하는 네트워크는 히스테리시스 총량의 제어를 위해 신호 진폭을 재위치시키고 이 신호 진폭을 감소시킬 필요가 있다.
이러한 경우에, 저항에 의한 해결 방법은 통상적으로 유용하지 않다. 저항에 의한 해결 방법은 적어도 부분적으로는 통상적인 FET 구조보다 상당히 큰 종래에 사용된 저항 구조를 이용하는 방법이다. 또한, 성능상의 이유로, 이러한 회로의 직렬 임피던스는 낮아야 할 필요가 있다. 이러한 회로가 통상적으로 사용될때, 낮은 저항값은 허용될 수 없는 전력 소비를 초래하게 된다.
상기 설명에 부가적으로, 본 발명은 또한 오프셋과 관련된 문제점을 해결하는 것에도 사용될 수 있다. 여기서, 도 3은 2개의 바이폴라 트랜지스터의 베이스 에미터 특성의 불일치를 보상하기 위해 사용되는 6개의 프로그램가능한 퓨즈를 도시한 개략도이다. 이러한 구조에는 바람직하지 않은 2가지 부수적인 영향이 존재한다. 그중 하나는 퓨즈의 물리적 크기가 커짐에 따라 회로 성능을 제한하는 바람직하지 않은 기생 캐패시턴스를 통상적으로 생성한다는 것이다. 문제점을 해결하기 위해 이러한 방식으로 퓨즈를 사용하는 것은 또한 이득과 무관하게 오프셋을 변경하지 못한다. 신호 경로와 직렬인 연속적인 가변 전압원이 더 양호한 해결책을 제시할 수 있다.
도 4는 입력 전압의 적어도 일부를 배분하고 세부 배분하기 위한 표준 래더(ladder) 네트워크를 도시한 개략도이다. 이러한 네트워크는 광범위한 애플리케이션에 사용된다. 도 4에서, 래더 네트워크에서 "Z"는 각각 임피던스를 나타낸다. 이 임피던스들은 서로 다를 수 있다. 본 발명은 그러한 애플리케이션에서는 무용할 수 있다.
도 5는 본 발명에 따른 구조의 실시예를 나타낸다. 도 5에 도시된 구조는 상기 기술된 문제점들과 다른 문제점들을 해결하기 위해 사용된다. 여기서, 도 5에 도시된 구조는 약한 전도성의 유전체 물질층(1)을 포함한다. 제1 전도체층(3)은 유전체 물질(1)의 반대쪽 상의 제2 전도체층(5)과 약한 전도성의 유전체 물질층(1) 상에 정렬된다.
도 5에 도시된 구조와 같은 구조에서, 전도성 물질층과 약한 전도성의 유전체층은 모두 동일한 영역을 가질 것이다. 대안적으로, 임의의 하나 이상의 이러한 부분의 영역은 다를 것이다. 어떤 실시예에서, 이러한 부분들 모두는 다른 횡단면 영역을 갖는다. 층들이 동일한 횡단면 영역을 갖지 않는 실시예에서, 인접한 층들의 일부는 도포되지 않는다.
임의의 약한 전도성의 유전체 물질이 유전체층(1)으로 사용된다. 특히 사용가능한 유전체는 고유(intrinsic) 또는 도핑되지 않은 다결정 실리콘이다. 본 발명에 따른 구조의 다결정 실리콘층은 통상적으로 30 나노미터에서 약 120 나노미터의 두께를 갖는다. 다결정 실리콘층을 형성하기 위해 여러가지 공정이 사용된다. 예를 들면, 매우 얇은 다결정 실리콘층이 다결정 실리콘 시드를 먼저 증착하고 이 시드 상에 소정 두께까지 다결정을 성장시킴으로써 핀홀없이 제조될 수 있다.
전도성 플레이트(3, 5)는 폴리실리콘을 함유하지 않은 금속 또는 합금으로 제조되어야 한다. 예를 들면, 알루미늄과의 직접적인 접촉은 폴리실리콘 "P"의 도핑을 초래할 수 있다. 마찬가지로, 실리콘 밴드 갭 내의 중간 영역에 있는 구리도 또한 바람직하지 않은 선택이다. 텅스텐과 티타늄 니트라이드는 양호한 인터페이스 물질이 된다.
보호 인터페이스층은 고유 폴리실리콘층(1)과 전도성 플레이트(3, 5) 사이에 정렬된다. 인터페이스층은 고유 폴리실리콘을 함유하지 않은 임의의 전도성 물질을 포함한다. 인터페이스층 내에 사용되는 전도성 물질의 예는 텅스텐 및 티타늄 니트라이드를 포함한다.
상기 물질에 부가하여, 제1 전도성 물질층은 짙게 도핑된 N+ 다결정 실리콘일 수도 있다. 이러한 도핑은 약 5×1019이상의 농도를 갖는다.
도핑된 다결정 실리콘의 각각의 층과 고유 폴리실리콘층 사이에, 인터페이스층이 정렬된다. 이 인터페이스층은 확산 배리어로 작용하여 콘택 에칭 금지 영역으로 사용된다. 인터페이스층은 일정한 두께를 갖지만, 통상적으로 약 25 Å 내지 약 50 Å의 두께를 갖는다. 확산 배리어는 각각의 전도성층과 고유 폴리실리콘층 사이에 정렬되지만, 확산 배리어는 전도성 물질과 고유 다결정 실리콘 사이의 인터페이스 중 하나에만 존재한다.
인터페이스층은 여러 조합물을 갖는다. 어떤 실시예에 따르면, 인터페이스층은 전도성 물질층 중 적어도 하나의 층 내에 질소 주입을 포함한다. 이러한 질소 주입은 확산 배리어로 작용한다. 다른 실시예에서, 인터페이스층은 전도성 물질층 중 적어도 하나의 층과 도핑되지 않은 다결정 실리콘층 사이에 실리콘 이산화물층을 포함한다. 실리콘 이산화물층도 또한 확산 배리어로 작용한다.
도 5에 도시된 구조와 같은 구조가 단순한 단일 구조내에 2개의 회로 엘리먼트와 회로 요소를 제공한다. 2개의 회로 엘리먼트는 캐패시턴스와 병렬 저항값을 포함한다. 본 발명의 구조는 또한 다른 자주 사용되는 특성을 제공한다. 예를 들면, 도 5에 도시된 요소와 같은 2개 또는 그 이상의 요소가 근접하여 또는 동일한 집적 회로 칩 내에서 제조될 때, 2개 또는 그 이상의 요소의 캐패시턴스 값은 서로를 트랙킹(tracking)한다. 동시에, 저항값은 서로를 트랙킹한다. 더욱이, 저항값은 캐패시턴스 값을 역으로 트랙킹한다.
본 발명에 따른 구조의 다른 이점은 도 5에 도시된 구조내의 엘리먼트와 같은 2개의 엘리먼트가 단일 회로 요소의 칩 실제 영역을 차지한다는 것이다. 도 5에 도시된 구조와 같은 구조의 저항값은 층(1)과 같은 도핑되지 않은 다결정 실리콘과 같은 약한 전도성의 유전체를 사용하여 집적 회로 칩을 통해 연장하여 사용될 때에도 미소한 전력 소비를 제공할 수 있도록 충분히 높게 제조될 수 있다.
본 발명의 새로운 구조는 캐패시터가 반도체 표면 상의 집적 회로 상호접속 레벨로 제조되는 종래의 캐패시터 구조와 부분적으로는 유사하지만, 본 발명과 종래의 구조 간의 한가지 현저한 차이점은 종래의 유전체 대신에 고유 다결정 실리콘을 사용한다는 것이다.
본 발명에 따른 구조의 저항값은 매우 클 수 있다. 여기서, 작은 횡단면 영역 구조에 대해, 저항값은 대략 10억 옴 정도일 것이다. 통상적으로, 이러한 저항값은 메가옴에서 기가옴 범위 내이다. 본 발명에 따른 구조는 FET 능동 회로에서 사용되고, FET 능동 회로는 입력 임피던스가 더 커질수록 출력 임피던스는 더 작아진다. FET 능동 회로의 출력 임피던스는 통상적으로 약 1,000 옴의 범위내이다. 본 발명에 따른 구조는 약 5 에서 25 femtoFaradays/㎛ 의 범위내의 캐패시턴스를 갖는다.
도 6a, 6b 및 6c와, 도 7a, 7b 및 7c는 도 5에 도시된 구조와 같은 2개의 구조를 나타낸다. 도 6a 및 7a에 도시된 구조는 다른 수평 영역을 갖는다. 도 6b 및 7b는 도 6a 및 7a에 도시된 구조에 따른 단순한 저항값/캐패시턴스 등가 회로의개략도를 나타낸다. 또한, 도 6c 및 7c는 도 6a 및 7a에 도시된 구조의 개략적 회로에 사용되는 기호를 나타낸다.
2개의 다른 수평 영역을 갖는 도 6a 및 7a에 도시된 구조와 같은 2개의 구조가 근접하여 제조될 때, 플레이트들 사이의 캐패시턴스는 통상적으로 플레이트의 영역에 정비례하며, 플레이트들 사이의 저항값은 플레이트의 영역에 반비례한다. 부가적으로, 그 2개의 구조의 영역의 차이에 비례하는 2개의 구조들 사이의 임피던스 비율이 있다. 이 임피던스 비율은 통상적으로 그 구조가 작동할 수 있는 직류 전류로부터 가장 높은 주파수까지에 걸쳐 있다.
도 6 및 7에 도시된 구조에서, 캐패시턴스는 도시된 각각의 구조의 영역에 비례한다. 각각의 구조의 캐패시턴스는 각각의 구조의 저항값에 반비례한다. 부가적으로, 그 구조의 캐패시턴스의 비율은 그 구조의 저항값의 비율에 비례한다.
도 8a 및 8b는 본 발명에 따른 구조를 포함하는 2개의 회로를 나타낸다. 여기서, 도 8a는 본 발명에 따른 3개의 구조(20, 22, 24)를 포함한다. 도 8a는 신호 감쇠를 갖는 본 발명에 따른 구조를 사용한 도면이다. 한편, 도 8b는 신호 감쇠없이 사용되는 본 발명에 따른 단일 구조(26)를 포함한다. 본 발명에 따른 구조는 또한 임의의 소정 임피던스 비율에 비례하는 전류원을 지정하기 위해 사용될 수 있다.
도 9는 프린지(fringe) 캐패시턴스 문제를 해결하기 위해 스위치 캐패시터 네트워크로부터 채택된 레이아웃 기술을 나타낸다. 본 발명은 스위치 캐패시터 네트워크가 직류 애플리케이션에 사용되도록 보조하는 구조에서 사용된다. 도 9a는저항 캐패시터 구조의 평면도를 보여주는 통상적인 유닛 셀 구조를 나타낸다. 이러한 구조의 측면 탭은 최종 네트워크를 제공하기 위해 다중 유닛 셀들을 상호접속하는 데에 사용된다. 도 9b는 도 9a를 바탕으로 한 최종 네트워크를 나타내며, 도 9b에 도시된 구조의 캐패시턴스는 도 9a에 나타낸 구조의 캐패시턴스의 4배이다.
도 9a 및 9b에 도시된 구조에서, 2개의 스위치 네트워크의 주변은 균형있게 배치되며, 도시된 바와 같이, 도 9b의 주변은 도 9a의 주변의 대략 4배이다. 연결된 구조의 탭의 단부만이 주변에 포함되지 않는다.
어떤 아날로그 애플리케이션에서, 본 발명의 구조의 캐패시터와 저항 성분 사이의 임피던스 트랙킹이 더욱 엄격해 질 필요가 있다. 여기서, 모든 캐패시터 구조는 본 발명에 따른 구조의 임피던스가 미세하게 비율조정된 다른 노드에 어떤 기생 캐패시턴스를 포함한다. 본 발명의 구조는 통상적으로 이러한 원하지 않는 기생 캐패시턴스를 최소화하기 위해 반도체 칩을 높은 수준의 상호접속 구조로 제조한다. 가장 고감도의 노드는 이 노드들이 동작 노드와 접지 노드로부터 보호되도록 실리콘 표면으로부터 멀리 떨어져서 위치된다.
도 10은 종래의 소형 회로에 접속된 본 발명에 따른 2가지 구조를 포함하는 회로를 나타낸다. 이 회로 구조는 어떤 부가적인 캐패시턴스 Cyp와 Cxp및 기생 캐패시턴스 Ccp를 유도하지만 부가적인 전도성은 없다.
3.9의 유전 상수를 가진 실리콘 이산화물과 비교하여 11.7의 높은 유전 상수를 가진 본 발명의 구조를 사용하면 물리적 크기와 기생 캐패시턴스가 감소한다.
상기 설명으로부터 알수 있는 바와 같이, 본 발명은 광범위한 회로에 사용될 수 있다. 부가적으로, 단일 구조 내에 2개의 회로 엘리먼트를 결합함으로써, 공정 비용을 줄이고, 에러를 감소시키며, 2개의 개별 회로 엘리먼트에 의해 생성될 때 보다 더 낮은 기생 캐패시턴스를 갖도록 제조될 수 있다.
본 발명의 하나의 특정적인 애플리케이션은 도 3에 도시된 회로 구조이다. 여기서, 도 11은 오피앰프 또는 비교기에서 오프셋을 트리밍(trimming)하기 위해 한 세트의 퓨즈와 함께 사용되는 본 발명을 도시한다. 도 11에 도시된 회로는 본 발명의 2가지 사용을 포함한다.
먼저, 본 발명의 구조는 신호를 감쇠시키지 않고 신호를 레벨 시프트시키기 위해 사용하는 신호 경로와 직렬로 사용된다. 도 11에 도시된 구조에서는, 신호를 지연시키거나 위상 시프트 문제를 초래하는 신호 경로내의 전류 미러가 없다. 또한, 이 퓨즈는 그의 크기와 캐패시턴스가 회로 성능을 제한하지 않도록 신호 경로로부터 전기적으로 절연되어 있다.
도 11에 도시된 회로는 본 발명의 특징적인 구조를 나타낸다. 예를 들면, 이 회로는 엘리먼트-대-엘리먼트 트랙킹에서 매우 높은 DC 저항값에 따른다. 도 11에 도시된 회로에서, 바이어스 전류는 나노앰프의 범위이다. 부가적으로, 바이어스를 설정하는 엘리먼트는 레벨 시프팅 엘리먼트와 트랙킹한다. 또한, 가변 엘리먼트는 바이어스 요소에 트랙킹한다.
N 채널 차동단을 접지 소스 N 채널 출력단에 직접 연결시킬 필요가 있는 경우에, 특히 본 발명이 사용될 수 있다. 적당한 전압을 가진 초소형 배터리가 이상적인 해결책일 것이다. 그러나, 초소형 배터리는 집적 회로 종류에는 사용될 수 없다. 그러므로, 그러한 이상적인 해결책은 실시될 수 없다. 대안적으로, P 채널 트랜지스터의 더 복잡한 네트워크가 동일한 회로 기능을 제공할 수 있다. 그러나, P 채널 해결책은 회로를 복잡하게 하며 부가적인 P 채널 트랜지스터는 회로 성능을 제한한다. 본 발명은 훨씬 더 만족스러운 해결책을 제시한다.
나노 암페어(nano amps) 또는 그 이하의 암페어 범위의 매우 작은 바이어스 전류가 인가되면, 상기 설명한 바와 같이 FET 능동 회로와 결합하여 사용되는 본 발명에 따른 구조는 상기 설명되고 도면에 도시된 이상적인 배터리와 동일하게 동작할 것이다.
도 11에 도시된 회로는 본 발명에 따른 8개의 구조(30, 32, 34, 36, 38, 40, 42, 44)를 포함한다. 구조(30)는 레벨 시프터로서 사용된다. 구조(32)는 서브슬래시홀드(subthreshold) 전류 미러 전류원에서 저항으로 사용된다. 구조(30, 32)는 본 발명의 기술에 따라 트랙킹한다. 구조(34, 36, 38)는 보상을 위한 트랙킹 어드밴티지(advantage)에 사용되고, 반면에 구조(40, 42, 44)는 DC 오프셋 보상을 위한 퓨즈와 병렬로 사용된다.
상기 설명한 바와 같이, 제1 전도성 물질층은 짙게 도핑된 N+ 다결정 실리콘이다. 특히, 베이스로 사용되는 표준의 얕은 트랜치 절연 영역상에 본 발명의 구조가 형성된다. 이러한 실시예는 도 12에 도시된다.
도 12~21는 이러한 구조를 형성하기 위한 공정에 따른 여러 단계에서 이러한 구조의 실시예를 나타낸다. 여기서, 도 12는 얕은 트랜치 절연 영역(42)을 가진실리콘 기판(40)을 도시한다. 도핑된 다결정 실리콘(44)은 얕은 트랜치 절연 영역의 최상부 상에 형성된다. 도핑된 다결정은 짙게 도핑된 게이트 컨덕터 또는 제1 캐패시터 플레이트로 작용한다.
다결정 실리콘 영역(44)을 형성하고 그 영역을 짙게 도핑한 후에, 제1 인터페이스 영역이 제1 캐패시터 플레이트(44) 상에 형성된다. 임의의 적당한 물질이 이 인터페이스층으로 사용될 수 있으며, 일 예에 따르면, 인터페이스층은 실리콘 니트라이드 배리어층을 포함한다. 물론, 상기 설명한 바와 같이, 도 13에 도시된 인터페이스층(46)은 본 발명에 따른 구조에 선택적으로 포함된다.
상기 설명된 바와 같이, 확산층으로 작용하는 인터페이스층은 제1 캐패시터 플레이트의 상위 표면위로 물질들을 확산시킴으로써 제1 캐패시터 플레이트내에 실제로 형성된다. 통상적으로, 확산 배리어는 제1 캐패시터 플레이트가 도 12에 도시된 바와 같은 게이트 폴리실리콘을 제공하는 경우에 필요하다. 이것은 확산 배리어가 제위치에 있지 않으면 소오스/드레인 확산에서 사용되는 것과 같은 연속적인 열 사이클이 캐패시터 유전체에 심각한 정도의 도팬트 재분배를 초래할 수 있기 때문이다. 그러나, 제1 캐패시터 플레이트가 제조될 때 800℃ 이상과 같은 고온 프로세싱이 뒤따르게 되면, 확산 배리어가 제거될 수 있으므로, 마스크와 후속 프로세싱 단계가 필요없다.
본 발명에 따른 구조가 인터페이스층을 포함하고, 인터페이스가 확산 배리어를 제공하는 경우에, 인터페이스 확산 배리어는 여러 가지 형태를 가지며 여러 다른 방법에 의해 형성된다. 예를 들면, 확산 배리어는 제1 캐패시터 플레이트 상에증착된 다른 물질층을 포함할 수 있다 이러한 물질의 예에는 실리콘 니트라이드가 있다. 다른 물질의 예는 텅스텐 니트라이드 또는 티타늄 니트라이드를 포함한다. 이러한 물질들은 둘다 높은 전도성을 가지며, 텅스텐 또는 텅스텐 실릭사이드(WSix) 또는 짙게 도핑된 폴리실리콘(N+ 또는 P+)과 같은 부가적인 전도성층과 연결된 플레이트 콘택 영역으로 사용될 수 있다. 확산 베리어는 통상적으로 비교적 얇다. 예를 들면, 확산 베리어는 약 25 Å에서 50 Å이다.
확산 배리어는 또한 제1 캐패시터 플레이트에 물질을 주입시킴으로써 형성될 수 있다. 예를 들면, 질소 주입이 제1 캐패시터 플레이트 내에 제공된다. 통상적인 질소 주입 깊이는 약 25 Å에서 약 100 Å 까지 일 것이다. 더 깊은 주입도 물론 가능하며, 주입을 더 깊게 하면 도팬트 불순물 주입은 짙은 전도성층, 즉, 소망 콘택 영역을 생성할 수 있다.
실리콘 니트라이드에 부가적으로, 확산 배리어는 또한 실리콘 이산화물을 포함한다.
제1 캐패시터 플레이트를 형성한 후에 또는 제1 캐패시터 플레이트 상에 인터페이스층을 형성한 후에, 고유/도핑되지 않은 다결정 실리콘층이 인터페이스층 또는 제1 캐패시터 플레이트 상에 증착된다. 도 14는 고유 다결정 폴리실리콘층(48)의 형성 후의 본 발명에 따른 구조의 실시예를 도시한다.
제2 캐패시터 플레이트는 그 후에 고유 폴리실리콘층 상에 형성된다. 도 15는 제2 캐패시터 플레이트(50)가 형성된 후의 구조를 도시한다.
통상적으로, 제1 캐패시터 플레이트(44), 인터페이스층(46) 및 고유 폴리실리콘층(48) 및 제2 캐패시터 플레이트(50)는 기판(40)의 전체 상부 표면 상의 층에 증착된다. 그 후 이 층들은 소정 길이와 폭을 갖도록 에칭된다. 모든 층들을 증착하고 그 다음에 이들을 에칭하는 것은 하나의 슈퍼 구조로서 그 구조의 영역 상에 최상의 리소그라피 이미지 크기 제어를 제공한다. 이는 특히 그 구조가 최소 길이와 폭을 갖는 특정 크기에 가까울 경우 더욱 효과가 있다. 물론, 관련 기술 분야의 당업자들에게 공지된 다른 방법이 캐패시터 플레이트와 고유 다결정층을 형성하는 데에 사용될 수도 있다.
통상적으로, 도 15에 도시된 구조와 같은 구조는 인터레벨(interlevel) 유전체 물질로 측면이 둘러싸여 있다. 인터레벨 유전체는 자명한 구조이므로 도면에 도시되어 있지 않다. 또한, 상기 설명한 바와 같이, 얕은 트랜치 절연 구조가 그 구조 아래에 있다. 이러한 구조는 자명한 구조이므로 도면에 도시하지 않았다.
유사하게, 도 15에 도시된 구조에는, 통상적으로 금속 및 절연 유전체층이 있다. 이 구조의 도면도 또한 도시하지 않는다. 상기 구조에 도포되는 층과 관련하여, 최상부 전도성 플레이트에 접속하기 위해 통상적으로 표준 주입법이 사용된다. 또한, 제1 및 제2 전도성 플레이트에 대한 콘택은 통상적으로 표준 프로세싱을 통해 형성된다. 이것도 또한 도면에 도시되지 않았다.
어떤 실시예에 따르면, 이 구조 영역은 대응하는 이미지 크기 보다 10 배 또는 그 이상의 크기로 더 커질 수 있다. 이러한 실시예는 상기 설명된 집적화(integration) 프로세스를 사용한다. 그러나, 캐패시터 유전체는 제1 캐패시터 플레이트에 연속적으로 패터닝된다. 이러한 실시예에 따르면, 각각의 에지는 통상적으로 하부 구조에 관련 오버레이 허용오차를 갖는다. 그러나, 제1 유전체 플레이트와 캐패시터 유전체의 패터닝은 디커플링(decoupled)되기 때문에, 확산 배리어/인터페이스층은 캐패시터 유전체가 프로세스될 때 모든 고온 확산 단계를 거친 후에 제거된다.
본 발명을 더 상세히 설명하기 위해, 확산 배리어를 가진 본 발명에 따른 구조를 생성하는 구조 및 프로세스가 하기에 설명되고 도 16~27에 도시된다. 확산 배리어를 포함하는 본 발명의 실시예를 제조하는 경우에, 도 16에 도시된 구조가 생성된다. 이 구조는 실리콘 기판(52)과 그 위에 형성된 얕은 트랜치 절연 영역을 포함한다.
도 16에 도시된 구조에서, 게이트 산화막(56)이 얕은 트랜치 절연 영역(54) 상에 뿐만 아니라 실리콘 기판의 표면 상에 증착된다. 대안적으로, 게이트 산화물이 기판과 제거된 부분의 전체 표면 상에 증착된다.
다음으로, 제1 캐패시터 플레이트가 형성되는 층이 증착된다. 상기 설명한 바와 같이, 이 층은 짙게 도핑된 다결정 실리콘을 포함할 수 있다. 확산 배리어가 형성된 층이 짙게 도핑된 다결정 실리콘층(54) 상에 증착된다. 그 후에, 캐패시터 유전체를 형성하는 고유 폴리실리콘층(58)이 층(56) 상에 증착된다. 도 16에 도시된 바와 같이, 층(54, 56, 58)은 마스크되지 않은 전체 표면 상에 증착된다.
그 후에 마스크 구조가 층(54, 56, 58) 상에 증착되고, 이 층들은 도 17에 도시된 구조가 형성되도록 에칭된다. 도 17에 도시된 구조에서, 영역(60, 62)은표준 MOSFET 영역을 나타낸다. 그러나, 영역(64)은 본 발명에 따른 캐패시터/저항 구조를 나타낸다. 도 17에 도시된 바와 같이, 이 구조의 측벽은 이 프로세스에 의해 양호하게 정렬된다.
다음으로, 측벽 스페이서(66)가 영역(60, 62, 64)의 측벽 상에 형성된다. 측벽 스페이서를 형성한 후에 연속하여, 기판(52)에 화살표 방향(68)으로 도시된 것처럼 이온이 주입된다. 이온 주입 후에, 고온 활성화 프로세스가 이온을 기판(52)에 확산시키기 위해 수행된다. 고온 활성화 후에 이온의 확산은 주입 접합부(70, 72)를 형성한다. 주입된 이온의 고온 활성화 동안, 확산 배리어(56)는 제1 캐패시터 플레이트로부터 고유 다결정 실리콘으로의 확산을 지연시키거나 방지하도록 돕는다.
이온 주입된 접합부를 형성하기 위한 이온의 주입 및 확산 후에, 캐패시터 저항 구조 영역(64)을 보호하기 위해 마스크가 사용되고, MOSFET 영역(60, 62)으로부터 고유 폴리실리콘과 질화물 확산 배리어 영역이 제거된다. 도 19는 그 결과의 구조를 도시한다.
MOSFET 영역의 에칭 후에, 인터레벨 유전체는 MOSFET 영역(60, 62)은 물론 캐패시터 저항 구조 영역(64) 부근에 또는 그 위에 증착된다. 인터레벨 유전체는 그 후에 도 20에 도시된 구조를 형성하도록 연마된다. 연마 공정 동안, 다결정 실리콘(58)은 양호한 연마 금지층으로 사용된다. 도 20은 인터레벨 유전체 영역(74)을 도시한다. 도 20에 도시된 인터레벨 유전체는 캐패시터/저항 구조 다결정 실리콘/유전체(58)의 상부 표면으로 아래로 연마된다.
인터레벨 유전체를 증착하고 연마한 후에, 표준 콘택 레벨과 금속 증착이 본 발명에 따라서 MOSFET 구조와 캐패시터/저항 구조를 위해 형성된다. 여기서, 콘택을 형성하기 위해 인터레벨 유전체를 통과하는 통로가 형성된다. 이후에, 콘택 통로는 전도성 물질로 채워져서 게이트 콘택(76)을 형성한다. 확산 콘택(78)이 또한 인터레벨 유전체를 통과하여 형성된다.
콘택을 형성한 후에, 금속층이 전체 구조 상부에 증착되고 금속 영역(80)을 형성하도록 패터닝된다. 캐패시터 저항 구조(64) 상부의 금속 영역은 캐패시터/저항 구조의 제2 플레이트를 형성한다. 다른 금속 영역은 게이트 콘택과 확산 콘택에 대한 콘택을 제공한다.
금속 구조(80)를 형성하기 위해 사용되는 금속은 통상적으로 사용되는 금속이다. 그러한 금속의 일 예로는 구리가 있다. 구리가 사용되면, 그 금속이 증착될 때 적당한 배리어층도 증착될 수 있다. 그러한 구리 도금 기술은 공지되어 있으므로 여기서 더 이상 설명하지 않는다.
본 발명을 더 상세히 설명하기 위해, 도 22~27은 본 발명의 구조를 형성하기 위한 본 발명에 따른 실시예의 여러 단계에서 확산 배리어를 포함하지 않는 본 발명에 따른 구조를 도시한다. 도 22에 도시된 바와 같이, 확산 배리어를 포함하지 않는 본 발명에 따른 구조를 형성하기 위한 프로세스는 통상적인 실리콘 기판과 같은 기판(82)을 제공하는 단계를 포함한다. 얕은 트랜치 절연 영역(84)이 기판 내부에 형성된다. 게이트 산화막(86)의 층은 얕은 트랜치 절연 영역(84) 상부를 제외하고 실리콘 기판의 표면 상에 형성된다. 짙게 도핑된 다결정 실리콘(88)의 층이 게이트 산화막(86)과 얕은 트랜치 절연 영역(84) 상부에 증착된다. 본 발명에 따른 캐패시터/저항 구조의 제1 캐패시터 플레이트는 짙게 도핑된 다결정 실리콘층(88)으로부터 형성된다.
마스크층(90)은 도핑된 다결정 실리콘층(88) 상부에 증착된다. 마스크는 도핑된 다결정 실리콘을 복수 개의 영역으로 에칭하기 위해 사용된다. 도 23에 도시된 구조의 일부에서, 영역(92, 94)은 일반적인 MOSFET 영역을 나타낸다. 한편, 영역(96)은 본 발명에 따른 캐패시터/저항 영역을 나타낸다.
영역(92, 94, 96)을 형성한 후에, 측벽 스페이서(98)는 이들 영역의 측벽 상에 증착된다. 측벽 스페이서의 형성 후에, 화살표 100으로 표시된 바와 같이 반도체 기판에 이온이 주입된다. 이온의 고온 활성화가 그 다음에 수행되어 주입 접합부(102, 104)를 형성한다.
확산 배리어를 포함하는 상기 설명되고 도 16~21에 도시된 프로세스와는 다르게, 기판에 주입된 이온의 고온 확산이 본 발명에 따른 캐패시터/저항 구조의 고유 다결정 실리콘의 증착에 앞서 도 24에 도시된 바와 같이 수행된다. 결과적으로, 이 공정은 인터페이스/확산 배리어층을 형성하고 사용할 필요가 없다.
다음으로, MOSFET 영역 상부에만 마스크가 제공된다. 그 후에, 고유 다결정 실리콘이 캐패시터/저항 구조 상부에 증착된다.
확산 배리어를 포함하는 상기 설명된 구조와는 다르게, 확산 배리어를 포함하지 않는 본 발명의 실시예는 도 25에 도시된 바와 같이 오버레이 감지 영역(108)을 포함한다.
캐패시터/저항 구조 고유 다결정 실리콘의 증착 후에, 인터레벨 유전체가 이 구조 상부에 증착된다. 인터레벨 유전체는 그 후에 도 26에 도시된 인터레벨 유전체 영역(110)을 형성하기 위해 고유 폴리실리콘의 레벨로 아래로 연마된다.
이 공정 시점에서, 상기 설명한 바와 같이, 하부 구조에 대한 콘택을 위해 인터레벨 유전체를 통과하는 콘택 통로가 형성된다. 그 다음에, 콘택 통로는 전도성 물질로 채워진다. 콘택은 게이트 콘택(112)과 확산 콘택(114)을 포함할 수 있다.
그 후에, 금속층이 증착되고 이 구조 상부에 금속 영역을 형성하기 위해 패터닝된다. 이 금속 영역은 캐패시터/저항 구조(116)의 최상부 플레이트를 포함한다. 이 금속은 또한 게이트 콘택(118)과 확산 콘택(120)에 대한 접속부를 형성한다. 상기 설명된 바와 같이, 이 금속은 구리일 수 있다. 금속이 구리이면, 배리어층도 형성된다.
본 발명에 따른 구조는 또한 멀티레벨 배선들 사이에 형성될 수 있다. 이러한 구조는 얕은 트랜치 절연 영역 상부에 형성될 수도 있고 형성되지 않을 수도 있다. 통상적으로, 이러한 구조에는 확산 배리어가 필요없다. 이는 이 구조가 도핑된 확산 인터레벨 유전체층으로부터 자기 절연되고, 이 구조가 다층 슈퍼 구조로 제조된다는 사실 때문이다. 오버레이 개념은 이러한 구조에 존재하지 않는다.
도 28은 금속 레벨 사이에 형성되는 본 발명에 따른 구조의 실시예의 예를 도시한다. 도 28에 도시된 구조는 기판(122)을 포함한다. 얕은 트랜치 절연 구조(124)가 이 기판(122) 내에 형성된다.
접합부 주입(126)은 기판 내에 제공된다. 산화막(128)은 얕은 트랜치 절연 영역 상부를 제외한 기판의 부분 상에 제공된다. MOSFET 도핑된 다결정 실리콘 영역(130)은 STI 영역(124) 상부를 제외한 기판의 부분 상부에 제공된다. 인터레벨 유전체(132)는 MOSFET 도핑된 폴리 영역(130) 상부와 STI 영역 상부를 포함하는 기판의 부분 상부에 증착된다.
확산 콘택(134)과 게이트 콘택(136)은 제1 유전체 영역(132)을 통과하여 형성된다. 제1 금속화층(134)은 제1 인터레벨 유전체층(132)의 부분과 콘택(134, 136) 상부에 형성된다. 유전체 물질은 제1 금속층(134)의 여러 부분들 사이에 증착된다.
제1 금속층의 부분(138)은 캐패시터/저항 구조의 바닥 플레이트를 형성한다. 제2 인터레벨 유전체층(140)은 제1 금속층(134) 상부에 증착된다. 금속 영역(138) 상부의 제2 인터레벨 유전체층의 부분에서, 고유 폴리실리콘 영역(142)이 본 발명에 따른 구조의 고유 다결정 실리콘 영역을 형성하기 위해 증착된다. 제2 금속층(144)은 본 발명에 따른 캐패시터/저항 구조의 제2 플레이트를 형성하기 위해 고유 다결정 실리콘 영역(142) 상부에 증착된다.
본 발명은 상기 설명에 따라 도시되고 설명된다. 부가적으로, 본 발명의 바람직한 실시예가 도시되고 설명되었지만, 상기 언급한 바와 같이, 본 발명은 다양하게 결합되고, 변경되거나 또는 다양한 환경에서 사용될 수 있으며, 전술한 개시 사항 및/또는 관련 분야의 기술 또는 지식 범위에서 본 명세서에 기재된 본 발명의 이론 내에서 변경 또는 수정될 수 있다는 것은 자명하다. 상기 설명된 실시예는본 발명을 실시하는 최선의 모드를 설명한 것으로, 본 발명의 관련 기술 분야의 당업자들에 의해 상기 실시예 또는 다른 실시예로 사용될 수 있으며, 본 발명의 특정한 응용 또는 사용에 필요하다면 다양하게 변경될 수 있다. 따라서, 상기 설명은 본 발명을 상기 제시된 형태로 제한하려는 의도는 아니다. 또한, 첨부된 청구항은 대안적인 실시예를 포함하는 것으로 해석되어야 한다.
상기 설명한 바와 같이, 본 발명에 따라서, 단일 구조 내에 2개의 회로 엘리먼트를 결합함으로써, 공정 비용을 줄이고, 에러를 감소시키며, 2개의 개별 회로 엘리먼트에 의해 생성될 때 보다 더 낮은 기생 캐패시턴스를 갖는 반도체 구조를 제조할 수 있다.

Claims (43)

  1. 반도체 구조에 있어서,
    제1 전도성 물질층과,
    상기 전도성 물질층을 도포하는 도핑되지 않은 다결정 실리콘층과,
    상기 도핑되지 않은 다결정 실리콘층을 도포하는 제2 전도성 물질층을 포함하며, 상기 도핑되지 않은 다결정 실리콘층은 레지스턴스/캐패시턴스 등가 회로(resistance/capacitance equivalent circuit)를 형성하기 위해 상기 반도체 구조에 저항 엘리멘트 및 용량 엘리멘트를 제공하는 반도체 구조.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 및 제2 전도성 물질층은 텅스텐 및 티타늄 니트라이드로 이루어진 그룹 중에서 선택된 적어도 하나의 금속을 포함하는 반도체 구조.
  4. 삭제
  5. 제1항에 있어서,
    상기 반도체 구조는 약 5 내지 25펨토페러데이즈/마이크로미터 (femtofaradays /㎛)의 캐패시턴스를 갖는 반도체 구조.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항에 있어서, 상기 도핑되지 않은 다결정 실리콘층은 약30nm 내지 약120 nm의 두께를 갖는 반도체 구조.
  10. 제5항에 있어서, 상기 반도체 구조는 약 1 기가옴의 저항값을 나타내는 반도체 구조.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제1항에 있어서, 상기 제1 전도성 물질층은 짙게 도핑된 N+ 다결정 실리콘인 반도체 구조.
  17. 삭제
  18. 제1항에 있어서,
    얕은 트렌치 절연 영역을 더 포함하며, 상기 레지스턴스/캐패시턴스 등가 회로는 상기 절연 영역위에 배치되는 반도체 구조.
  19. 제18항에 있어서,
    상기 레지스턴스/캐패시턴스 등가 회로에 인접한 MOSFET 영역들과,
    각각의 MOSFET 영역과 상기 절연 영역 사이에 정렬되는 이온 주입 접합부를 더 포함하는 반도체 구조.
  20. 제19항에 있어서,
    상기 MOSFET 영역들과 상기 레지스턴스/캐패시턴스 등가 회로 사이에 정렬되는 인터레벨 유전체 영역(interlevel dielectric region)을 더 포함하는 반도체 구조.
  21. 제1항에 있어서, 상기 전도성 물질층과 상기 도핑되지 않은 다결정 실리콘층의 측벽은 동일 평면 상에 있는 반도체 구조.
  22. 제1 전도성 물질층을 제공하는 단계와,
    상기 전도성 물질층을 도포하는 도핑되지 않은 다결정 실리콘층을 제공하는 단계와,
    상기 도핑되지 않은 다결정 실리콘층을 도포하는 제2 전도성 물질층을 제공하는 단계, 및
    상기 전도성 물질층 각각과 상기 도핑되지 않은 다결정 실리콘층 사이에 정렬된 인터페이스층을 제공하는 단계를 포함하며, 상기 인터페이스층은 상기 전도성 물질층과 상기 도핑되지 않은 다결정 실리콘층 사이에 전기 콘택을 제공하는 반도체 구조 형성 방법.
  23. 제22항에 있어서,
    반도체 구조 내에 얕은 트랜치 절연 영역을 형성하는 단계와,
    상기 얕은 트랜치 절연 영역 상부에 상기 반도체 구조를 형성하는 단계를 더 포함하는 반도체 구조 형성 방법.
  24. 제23항에 있어서, 상기 제1 전도성 물질층을 제공하는 상기 단계는,
    상기 얕은 트랜치 절연 영역 상부에 다결정 실리콘을 증착하는 단계와, 상기 다결정 실리콘을 도핑하는 단계를 포함하고, 상기 도핑되지 않은 다결정 실리콘층과 상기 제2 전도성 물질층은 상기 도핑된 다결정 실리콘 상부에 증착되는 반도체 구조 형성 방법.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 제22항에 있어서,
    상기 제1 및 제2 전도성 물질층, 상기 도핑되지 않은 다결정 실리콘층 및 상기 인터페이스층을 에칭하는 단계를 더 포함하여, 상기 층들이 동일 평면상에 측벽을 갖도록 하는 반도체 구조 형성 방법.
  30. 제22항에 있어서, 상기 제2 전도성 물질층을 제공하는 단계는, 알루미늄, 구리 및 텅스텐으로 이루어진 그룹 중에서 선택된 적어도 하나의 금속의 층을 성장시키거나 증착시킴으로써 상기 전도성 물질층 상에 상기 적어도 하나의 금속을 제공하는 단계를 포함하는 반도체 구조 형성 방법.
  31. 제24항에 있어서,
    상기 제1 전도성 물질층, 상기 도핑되지 않은 다결정 실리콘층 및 상기 제2 전도성 물질층은 반도체 기판의 상부 표면 상에 연장되어 있으며, 상기 방법은,
    상기 반도체 기판과 상기 제1 전도성 물질층 사이에 게이트 산화막층을 제공하는 단계를 더 포함하는 반도체 구조 형성 방법.
  32. 제31항에 있어서,
    상기 전도성 물질층과 상기 도핑되지 않은 다결정 실리콘층을 에칭하여 상기 얕은 트랜치 절연 영역 상부의 디바이스 영역과 상기 제1 영역의 반대측 상의 2개의 MOSFET 영역을 포함하는 3개의 개별 영역을 형성하는 단계로서, 상기 에칭에 의해 상기 얕은 트랜치 절연 영역 부근의 적어도 일부가 노출되며, 각각의 영역 내의 층들이 동일 평면의 측벽을 갖게 되는 에칭 단계와,
    상기 에칭에 의해 형성된 각각의 영역의 측벽 상에 측벽 스페이서를 제공하는 단계와,
    상기 반도체 기판내에 이온을 주입하는 단계와,
    상기 반도체 기판으로 상기 이온의 고온 확산을 수행하는 단계와,
    상기 각각의 MOSFET 영역으로부터 상기 제2 전도성 물질층과 상기 도핑되지 않은 다결정 실리콘층을 에칭하여, 상기 MOSFET 영역내에 상기 제1 전도성 물질층을 노출시키는 단계와,
    상기 반도체 기판과, MOSFET 영역내의 상기 노출된 제1 전도성 물질층과, 상기 측벽 스페이서 및 상기 얕은 트랜치 절연 영역 상부의 디바이스 영역 상에 인터레벨 유전체를 증착시키는 단계와,
    상기 인터레벨 유전체를 연마하는 단계와,
    상기 인터레벨 유전체를 통과하는 콘택 홀을 형성하여, MOSFET 영역 내의 상기 제1 전도성 물질층의 영역과 상기 반도체 기판의 일부를 노출시키는 단계와,
    상기 콘택 홀에 전도성 물질을 증착하여, 상기 MOSFET 상부의 채워진 콘택 홀이 게이트 콘택을 형성하고 상기 반도체 기판 상부의 채워진 콘택 홀은 확산 콘택을 형성하는, 증착 단계, 및
    상기 인터레벨 유전체 및 상기 콘택 홀 상부에 전도성 물질을 증착하는 단계를 더 포함하는 반도체 구조 형성 방법.
  33. 제31항에 있어서,
    상기 도핑되지 않은 다결정 실리콘층을 제공하는 단계에 앞서, 마스크층을 제공하고 상기 제1 전도성 물질층을 에칭하여, 상기 얕은 트랜치 절연 영역 상부의 디바이스 영역과 상기 제1 영역의 반대측 상의 2개의 MOSFET 영역을 포함하는 3개의 개별 영역을 형성하는 단계-상기 에칭은 상기 얕은 트랜치 절연 영역의 주변의 적어도 일부를 노출시킴-와,
    상기 디바이스와 MOSFET 영역의 측벽 상에 측벽 스페이서를 형성하는 단계와,
    상기 반도체 기판 내에 이온을 주입하는 단계와,
    상기 반도체 기판으로 이온의 고온 확산을 수행하는 단계와,
    상기 디바이스 영역 상부에서 상기 마스크층을 제거하여, 상기 얕은 트랜치 절연 영역 상부에 상기 제1 전도성 물질층을 노출시키는 단계와,
    상기 노출된 제1 전도성 물질층 상부에 상기 도핑되지 않은 다결정 실리콘층을 증착하는 단계와,
    상기 반도체 기판과, 상기 MOSFET 영역과, 상기 측벽 스페이서 및 상기 얕은 트랜치 절연 영역 상부의 상기 디바이스 영역 상에 인터레벨 유전체를 증착하는 단계와,
    상기 인터레벨 유전체를 연마하는 단계와,
    상기 인터레벨 유전체를 통과하는 콘택 홀을 형성하여, 상기 MOSFET 영역내의 제1 전도성 물질층의 일부와 상기 반도체 기판의 일부를 노출시키는 단계와,
    상기 콘택 홀 내에 전도성 물질을 증착하여, 상기 MOSFET 영역 상부의 채워진 콘택 홀은 게이트 콘택을 형성하며 상기 반도체 기판 상부의 채워진 콘택 홀은 확산 콘택을 형성하는 단계, 및
    상기 인터레벨 유전체 및 상기 콘택 홀 상부에 전도성 물질을 증착하는 단계를 더 포함하는 반도체 구조 형성 방법.
  34. 반도체 구조에 있어서,
    제1 전도성 물질층과 제2 전도성 물질층 사이에 배치된 도핑되지 않은 다결정 실리콘층 -상기 제1 및 제2 전도성 물질층은 텅스텐, 티타늄 니트라이드, 및 짙게 도핑된 N+다결정 실리콘에서 개별적으로 선택되고, 상기 도핑되지 않은 다결정 실리콘은 레지스턴스/캐패시턴스 등가 회로를 형성하기 위해 상기 반도체 구조에 저항소자 및 용량소자를 제공함-과,
    상기 제1 전도성 물질층과 상기 다결정 실리콘층, 상기 제2 전도성 물질층과 상기 다결정 실리콘층, 또는 상기 제1 및 제2 전도성 물질층과 상기 다결정 실리콘층 사이에 배치되는 인터페이스층
    을 포함하는 반도체 구조.
  35. 제34항에 있어서,
    상기 인터페이스층은 텅스텐이나 티타늄 니트라이드 또는 실리콘 다이옥사이드를 포함하는 니트로겐 주입층에서 개별적으로 선택된 물질을 포함하는 반도체 구조.
  36. 반도체 구조에 있어서,
    얕은 트렌치 절연 영역과,
    상기 절연 영역위에 배치되고 저항성/용량성 장비 회로를 제공하며, 제1 도전 물질과 제2 전기 도전 물질 사이에 배치되는 도핑되지 않은 다결정 실리콘층을 포함하는 캐패시터/레지스터 구조와,
    상기 캐패시터/레지스터 구조에 인접한 MOSFET영역
    을 포함하는 반도체 구조.
  37. 제36항에 있어서,
    상기 MOSFET영역들과 상기 절연 영역사이에 정렬된 이온 주입 접합부를 더 포함하는 반도체 구조.
  38. 제37항에 있어서,
    상기 MOSFET 영역과 상기 캐패시터/레지스터 구조를 정렬하는 인터레벨 유전체 영역을 더 포함하는 반도체 구조.
  39. 반도체 구조에 있어서,
    제1 전도성 물질층과 제2 전도성 물질층 사이에 배치된 다결정 실리콘층을 포함하고, 상기 다결정 실리콘층은 레지스턴스/캐패시턴스 등가 회로를 형성하기 위해 상기 반도체 구조에 저항 엘리멘트 및 용량 엘리멘트를 제공하며, 상기 제1 및 제2 전도성 물질층 중 하나는 알루미늄, 구리, 텅스텐 또는 티타늄에서 선택된 물질로 이루어지며, 상기 다른 전도성 물질은 짙게 도핑된 N+ 다결정 실리콘을 포함하는 반도체 구조.
  40. 제39항에 있어서,
    상기 N+다결정 실리콘을 대략 5ｘ1019이상의 도핑농도를 포함하는 반도체 구조.
  41. 제39항에 있어서,
    상기 다결정 실리콘층 및 상기 짙게 도핑된 N+다결정 실리콘 사이에 배치되는 인터페이스층을 더 포함하는 반도체 구조.
  42. 제41항에 있어서,
    상기 인터페이스층은 텅스텐, 티타늄 니트라이드, 또는 실리콘 니트라이드에서 선택되는 반도체 구조.
  43. 제1항, 제34항, 제36항 또는 제39항에 있어서,
    상기 언도핑된 다결정 실리콘은 30nm 내지 95nm의 두께를 갖는 반도체 구조.
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