JPH0590502A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0590502A JPH0590502A JP27643191A JP27643191A JPH0590502A JP H0590502 A JPH0590502 A JP H0590502A JP 27643191 A JP27643191 A JP 27643191A JP 27643191 A JP27643191 A JP 27643191A JP H0590502 A JPH0590502 A JP H0590502A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- diffusion layer
- oxide film
- filter
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 所要のＲＣフィルタを構成する抵抗素子と容
量素子を備える半導体装置における小チップ化を実現す
る。 【構成】 抵抗素子は半導体基板１に形成した拡散層
（Ｎウェル拡散層２）で構成され、容量素子（第１ポリ
シリコン膜４、熱酸化膜５、第２ポリシリコン膜６）は
抵抗素子の上側に形成した厚い酸化膜３の上面に形成さ
れる。このため、抵抗素子と容量素子とが平面的に重ね
られ、半導体装置に占める面積が低減され、半導体装置
の小チップ化が可能となる。
量素子を備える半導体装置における小チップ化を実現す
る。 【構成】 抵抗素子は半導体基板１に形成した拡散層
（Ｎウェル拡散層２）で構成され、容量素子（第１ポリ
シリコン膜４、熱酸化膜５、第２ポリシリコン膜６）は
抵抗素子の上側に形成した厚い酸化膜３の上面に形成さ
れる。このため、抵抗素子と容量素子とが平面的に重ね
られ、半導体装置に占める面積が低減され、半導体装置
の小チップ化が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
アナログ半導体装置等に用いられるＲＣフィルタを備え
る半導体装置に関する。
アナログ半導体装置等に用いられるＲＣフィルタを備え
る半導体装置に関する。
【０００２】
【従来の技術】従来のＲＣフィルタを備える半導体装置
の一部の構造を図３（ａ）及び（ｂ）に示す。Ｐ型シリ
コン基板１に厚い酸化膜で形成される素子分離酸化膜
（ロコス酸化膜）３を形成し、これら素子分離酸化膜３
の間に所要のパターンでボロンを拡散し、Ｐ+ 型拡散抵
抗２０を形成する。このボロンの拡散は、Ｐ型トランジ
スタのソース・ドレイン領域形成時の高濃度イオン注入
であるボロンを利用する。又、前記素子分離酸化膜３の
上に、第１ポリシリコン膜４を下部電極とし、酸化膜５
の誘電体膜とし、第２ポリシリコン膜６を上部電極とし
た容量素子を形成している。そして、全面に層間絶縁膜
７が形成され、アルミニウム配線９を形成して所要の電
気接続を行うことで、前記抵抗素子と容量素子とでＲＣ
フィルタを構成する。このようなＲＣフィルタを使った
送信音声出力回路の一部を図４に示す。
の一部の構造を図３（ａ）及び（ｂ）に示す。Ｐ型シリ
コン基板１に厚い酸化膜で形成される素子分離酸化膜
（ロコス酸化膜）３を形成し、これら素子分離酸化膜３
の間に所要のパターンでボロンを拡散し、Ｐ+ 型拡散抵
抗２０を形成する。このボロンの拡散は、Ｐ型トランジ
スタのソース・ドレイン領域形成時の高濃度イオン注入
であるボロンを利用する。又、前記素子分離酸化膜３の
上に、第１ポリシリコン膜４を下部電極とし、酸化膜５
の誘電体膜とし、第２ポリシリコン膜６を上部電極とし
た容量素子を形成している。そして、全面に層間絶縁膜
７が形成され、アルミニウム配線９を形成して所要の電
気接続を行うことで、前記抵抗素子と容量素子とでＲＣ
フィルタを構成する。このようなＲＣフィルタを使った
送信音声出力回路の一部を図４に示す。
【０００３】
【発明が解決しようとする課題】このＲＣフィルタ回路
は、カットオフ周波数が低いため、ＲＣの積が大きくな
ければならない。例えば、音声信号を 0.3〜３ＫＨZ と
考え、通したい周波数に対する減衰量を１dB以下とする
と 20log｜Ｖout ／Ｖin｜よりｆ＝ｆc ／ｚにて６ＫＨ
Z 以上のｆc が必要であり、ＲＣの積がｆc ＝１／２π
ＣＲにて 2.6×10-5となり容量値 100ｐＦに設計した場
合を考えて見ると 260ＫΩの抵抗が必要になりＲＣいず
れも大面積となる。
は、カットオフ周波数が低いため、ＲＣの積が大きくな
ければならない。例えば、音声信号を 0.3〜３ＫＨZ と
考え、通したい周波数に対する減衰量を１dB以下とする
と 20log｜Ｖout ／Ｖin｜よりｆ＝ｆc ／ｚにて６ＫＨ
Z 以上のｆc が必要であり、ＲＣの積がｆc ＝１／２π
ＣＲにて 2.6×10-5となり容量値 100ｐＦに設計した場
合を考えて見ると 260ＫΩの抵抗が必要になりＲＣいず
れも大面積となる。
【０００４】したがって、図３に示した従来のＲＣフィ
ルタでは、抵抗素子と容量素子が夫々別の平面上に形成
されているため、夫々の素子に大きな面積が必要とな
り、結果として半導体装置の大チップ化をまねくという
問題がある。本発明の目的は、所要のＲＣフィルタを構
成した場合でも小チップ化を可能にした半導体装置を提
供することにある。
ルタでは、抵抗素子と容量素子が夫々別の平面上に形成
されているため、夫々の素子に大きな面積が必要とな
り、結果として半導体装置の大チップ化をまねくという
問題がある。本発明の目的は、所要のＲＣフィルタを構
成した場合でも小チップ化を可能にした半導体装置を提
供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
抵抗素子は半導体基板に形成した拡散層で構成され、容
量素子は抵抗素子の上側に形成した厚い酸化膜の上面に
形成される。
抵抗素子は半導体基板に形成した拡散層で構成され、容
量素子は抵抗素子の上側に形成した厚い酸化膜の上面に
形成される。
【０００６】
【作用】本発明によれば、抵抗素子と容量素子とが平面
的に重ねられるため、半導体装置に占める面積が低減さ
れる。
的に重ねられるため、半導体装置に占める面積が低減さ
れる。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例を示し、同図（ａ）は平
面図、同図（ｂ）はそのＡ−Ａ線に沿う断面図である。
同図において、Ｐ型シリコン基板１には、Ｐ型トランジ
スタ形成時に狭い幅のＮウェル拡散層２を同時に形成
し、これを拡散抵抗として構成する。又、このＮウェル
拡散層２上には素子分離酸化膜３を形成し、この素子分
離酸化膜３の上に、第１ポリシリコン膜４を下部電極と
し、熱酸化膜５を誘電体膜とし、第２ポリシリコン膜６
を上部電極とする容量素子を形成している。
る。図１は本発明の第１実施例を示し、同図（ａ）は平
面図、同図（ｂ）はそのＡ−Ａ線に沿う断面図である。
同図において、Ｐ型シリコン基板１には、Ｐ型トランジ
スタ形成時に狭い幅のＮウェル拡散層２を同時に形成
し、これを拡散抵抗として構成する。又、このＮウェル
拡散層２上には素子分離酸化膜３を形成し、この素子分
離酸化膜３の上に、第１ポリシリコン膜４を下部電極と
し、熱酸化膜５を誘電体膜とし、第２ポリシリコン膜６
を上部電極とする容量素子を形成している。
【０００８】又、前記素子分離酸化膜３には開口を設
け、ここから前記Ｎウェル拡散層２にＮ+ 拡散層８を形
成してコンタクト部を構成する。その上で、全面に層間
絶縁膜７を形成し、コンタクトホールを開設してアルミ
ニウム配線９を形成し、所要の電気接続を行うことで、
ＲＣフィルタが構成される。
け、ここから前記Ｎウェル拡散層２にＮ+ 拡散層８を形
成してコンタクト部を構成する。その上で、全面に層間
絶縁膜７を形成し、コンタクトホールを開設してアルミ
ニウム配線９を形成し、所要の電気接続を行うことで、
ＲＣフィルタが構成される。
【０００９】図１の構造の製造方法の一例を次に示す。
先ず、Ｐ型シリコン基板１にエネルギー150KeV，ドーズ
量 2.0Ｅ13ａ／cm2 でリン注入を行った後に1200℃で押
込を行ってＮウェル拡散層２を形成する。次に、熱酸化
による素子分離酸化膜３を形成した後、下部電極形成の
ための第１ポリシリコン膜４を素子分離酸化膜３上に堆
積し、電極抵抗を下げるためにリン拡散を行う。次に、
900℃にて第１ポリシリコン膜４上に熱酸化膜５を 500
Å形成し、この熱酸化膜５を容量素子の誘電体膜とす
る。更に、上部電極である第２ポリシリコン膜６を誘電
体膜５上に堆積し、電極抵抗を下げるため、リン拡散を
行うその後、Ｎウェル拡散層２のコンタクト部に高濃度
リンのイオン注入を行ってＮ+ 拡散層８を形成し、全面
に層間絶縁膜７を堆積し、コンタクトホールを開設して
アルミニウム配線９を形成する。
先ず、Ｐ型シリコン基板１にエネルギー150KeV，ドーズ
量 2.0Ｅ13ａ／cm2 でリン注入を行った後に1200℃で押
込を行ってＮウェル拡散層２を形成する。次に、熱酸化
による素子分離酸化膜３を形成した後、下部電極形成の
ための第１ポリシリコン膜４を素子分離酸化膜３上に堆
積し、電極抵抗を下げるためにリン拡散を行う。次に、
900℃にて第１ポリシリコン膜４上に熱酸化膜５を 500
Å形成し、この熱酸化膜５を容量素子の誘電体膜とす
る。更に、上部電極である第２ポリシリコン膜６を誘電
体膜５上に堆積し、電極抵抗を下げるため、リン拡散を
行うその後、Ｎウェル拡散層２のコンタクト部に高濃度
リンのイオン注入を行ってＮ+ 拡散層８を形成し、全面
に層間絶縁膜７を堆積し、コンタクトホールを開設して
アルミニウム配線９を形成する。
【００１０】この構成では、抵抗素子の上に容量素子が
平面的に重ねられているため、各素子を必要とされる値
に設計した場合でも、半導体装置におけるこれら素子が
占める面積は従来の略１／２にでき、半導体装置の小チ
ップ化が可能となる。ここで、容量素子の容量値はｃ＝
ｓ／ｄεO εより約 7.0×10-4（ＰＦ／μｍ2 ）が得ら
れ、Ｎウェル拡散層２で構成される抵抗素子の抵抗値は
約 300（Ω／Ｄ）の高い抵抗値が得られる。このＮウェ
ル拡散層による抵抗は押込時の横広がりによる制御性の
悪さなど、ばらつきが非常に大きいと思われるため通常
抵抗に使用出来ないが本発明の様な使用方法では特に問
題無く使用できる。
平面的に重ねられているため、各素子を必要とされる値
に設計した場合でも、半導体装置におけるこれら素子が
占める面積は従来の略１／２にでき、半導体装置の小チ
ップ化が可能となる。ここで、容量素子の容量値はｃ＝
ｓ／ｄεO εより約 7.0×10-4（ＰＦ／μｍ2 ）が得ら
れ、Ｎウェル拡散層２で構成される抵抗素子の抵抗値は
約 300（Ω／Ｄ）の高い抵抗値が得られる。このＮウェ
ル拡散層による抵抗は押込時の横広がりによる制御性の
悪さなど、ばらつきが非常に大きいと思われるため通常
抵抗に使用出来ないが本発明の様な使用方法では特に問
題無く使用できる。
【００１１】即ち、図４に示す送信音声出力回路に本発
明のＲＣフィルタを適用した場合を例にとると、Ｒ1 ・
Ｃ1 又はＲ2 ・Ｃ2 はスイッチドキャパシタフィルタ
（以下ＳＣＦ）を動作させるためのクロックを切る低域
ろ波器の２段構成となっており、Ｒ1 ，Ｒ2 をＮウェル
拡散層による抵抗素子とし、今この抵抗が±50％ばらつ
いた状態をＲ1 ，Ｃ1 の１段フィルタにて考えて見る。
明のＲＣフィルタを適用した場合を例にとると、Ｒ1 ・
Ｃ1 又はＲ2 ・Ｃ2 はスイッチドキャパシタフィルタ
（以下ＳＣＦ）を動作させるためのクロックを切る低域
ろ波器の２段構成となっており、Ｒ1 ，Ｒ2 をＮウェル
拡散層による抵抗素子とし、今この抵抗が±50％ばらつ
いた状態をＲ1 ，Ｃ1 の１段フィルタにて考えて見る。
【００１２】音声信号は通常 0.3〜３ＫＨZ であるため
通したい周波数の減衰量を１dB以下とするとカットオフ
周波数ｆC は６ＫＨZ 以上が必要である。又、同図のＳ
ＣＦ回路は通常 500ＫＨZ 程度のクロックで動作させる
ため、減衰量を20dB以下と考えるとｆ＝10ｆC よりｆC
＝50ＫＨZ 以下となり、最終的にｆC は６ＫＨZ 〜50Ｋ
ＨZ 内に設計すれば同図の回路はＲＣフィルタが１段で
あっても問題無い。今、ＲＣフィルタの容量値を 100Ｐ
Ｆに設定した場合、抵抗値はｆC が６ＫＨZ 〜50ＫＨZ
であるため、ｆC ＝１／２πＣＲにて2600ＫΩ〜30ＫΩ
になり、 140ＫΩ±75％までばらついても問題ない。容
量素子のばらつきを±30％と考えると 140ＫΩをセンタ
ーにして±50％考えれば問題無い。つまりＲＣが最悪に
ばらついたと考えても以下の様にｆC が６ＫＨZ 〜50Ｋ
ＨZ 内に入る事が分かる。 ｆC 50：50ＫＨZ の場合 Ｒ＝70ＫΩ，Ｃ＝45ＰＦ ｆC 11：11ＫＨZ の場合 Ｒ＝ 140ＫΩ，Ｃ＝ 100ＰＦ ｆC 6 ：６ＫＨZ の場合 Ｒ＝ 210ＫΩ，Ｃ＝ 130ＰＦ
通したい周波数の減衰量を１dB以下とするとカットオフ
周波数ｆC は６ＫＨZ 以上が必要である。又、同図のＳ
ＣＦ回路は通常 500ＫＨZ 程度のクロックで動作させる
ため、減衰量を20dB以下と考えるとｆ＝10ｆC よりｆC
＝50ＫＨZ 以下となり、最終的にｆC は６ＫＨZ 〜50Ｋ
ＨZ 内に設計すれば同図の回路はＲＣフィルタが１段で
あっても問題無い。今、ＲＣフィルタの容量値を 100Ｐ
Ｆに設定した場合、抵抗値はｆC が６ＫＨZ 〜50ＫＨZ
であるため、ｆC ＝１／２πＣＲにて2600ＫΩ〜30ＫΩ
になり、 140ＫΩ±75％までばらついても問題ない。容
量素子のばらつきを±30％と考えると 140ＫΩをセンタ
ーにして±50％考えれば問題無い。つまりＲＣが最悪に
ばらついたと考えても以下の様にｆC が６ＫＨZ 〜50Ｋ
ＨZ 内に入る事が分かる。 ｆC 50：50ＫＨZ の場合 Ｒ＝70ＫΩ，Ｃ＝45ＰＦ ｆC 11：11ＫＨZ の場合 Ｒ＝ 140ＫΩ，Ｃ＝ 100ＰＦ ｆC 6 ：６ＫＨZ の場合 Ｒ＝ 210ＫΩ，Ｃ＝ 130ＰＦ
【００１３】このｆC 50〜ｆC 6 をグラフに表わしたの
が図５であり、どのｆC の場合も音声信号を通し 500Ｋ
ＨZ のクロックは20dB以上カットしているのが分かる。
以上音声信号の様に比較的近い周波数を通す低域ろ波器
の場合、ＲＣフィルタが１段の場合でも、ＲＣ共に大き
い値であれば多少ばらつきが多くても特に問題が無い。
つまり、Ｎウェル拡散層の抵抗素子の様に制御性が悪い
抵抗でも、適用する回路によっては十分使用出来るた
め、本発明の様に抵抗素子上に容量素子を設けるデバイ
ス構造は可能である事が分かる。
が図５であり、どのｆC の場合も音声信号を通し 500Ｋ
ＨZ のクロックは20dB以上カットしているのが分かる。
以上音声信号の様に比較的近い周波数を通す低域ろ波器
の場合、ＲＣフィルタが１段の場合でも、ＲＣ共に大き
い値であれば多少ばらつきが多くても特に問題が無い。
つまり、Ｎウェル拡散層の抵抗素子の様に制御性が悪い
抵抗でも、適用する回路によっては十分使用出来るた
め、本発明の様に抵抗素子上に容量素子を設けるデバイ
ス構造は可能である事が分かる。
【００１４】図２は本発明の第２実施例を示す図であ
り、同図（ａ）は平面図、同図（ｂ）はそのＢ−Ｂ線に
沿う断面図である。尚、第１実施例と同一部分には同一
符号を付してその説明は省略する。この実施例では、抵
抗素子をＮウェル拡散層２の表面に設けたボロン拡散層
１０で構成している。即ち、ここではＮウェル拡散層２
は幾分広い面積に形成され、このＮウェル拡散層２の表
面につづら折状にボロンを拡散して抵抗素子としてい
る。このボロン拡散層１０の両端にはＰ+ 拡散層１１を
形成し、これをコンタクト部として構成している。
り、同図（ａ）は平面図、同図（ｂ）はそのＢ−Ｂ線に
沿う断面図である。尚、第１実施例と同一部分には同一
符号を付してその説明は省略する。この実施例では、抵
抗素子をＮウェル拡散層２の表面に設けたボロン拡散層
１０で構成している。即ち、ここではＮウェル拡散層２
は幾分広い面積に形成され、このＮウェル拡散層２の表
面につづら折状にボロンを拡散して抵抗素子としてい
る。このボロン拡散層１０の両端にはＰ+ 拡散層１１を
形成し、これをコンタクト部として構成している。
【００１５】又、Ｎウェル拡散層２の上には素子分離酸
化膜３を形成し、この上に第１実施例と同様に第１ポリ
シリコン膜４、熱酸化膜５、第２ポリシリコン膜６で容
量素子を構成している。尚、前記ボロン拡散層１０はチ
ャネルストッパ用のボロンを利用している。この構成に
おいても、抵抗素子と容量素子とが上下に配設されてい
るため、各素子が大面積にされても、半導体装置に占め
る面積は従来の１／２にでき、半導体装置の小チップ化
が可能となる。
化膜３を形成し、この上に第１実施例と同様に第１ポリ
シリコン膜４、熱酸化膜５、第２ポリシリコン膜６で容
量素子を構成している。尚、前記ボロン拡散層１０はチ
ャネルストッパ用のボロンを利用している。この構成に
おいても、抵抗素子と容量素子とが上下に配設されてい
るため、各素子が大面積にされても、半導体装置に占め
る面積は従来の１／２にでき、半導体装置の小チップ化
が可能となる。
【００１６】
【発明の効果】以上説明した様に本発明は、抵抗素子を
半導体基板に形成した拡散層で構成し、容量素子を抵抗
素子の上側に形成した厚い酸化膜の上面に形成している
ので、両素子を平面的に重ねた構成とし、半導体装置の
小チップ化が実現できるという効果を有する。
半導体基板に形成した拡散層で構成し、容量素子を抵抗
素子の上側に形成した厚い酸化膜の上面に形成している
ので、両素子を平面的に重ねた構成とし、半導体装置の
小チップ化が実現できるという効果を有する。
【図１】本発明の第１実施例を示し、（ａ）は平面図、
（ｂ）はそのＡ−Ａ線断面図である。
（ｂ）はそのＡ−Ａ線断面図である。
【図２】本発明の第２実施例を示し、（ａ）は平面図、
（ｂ）はそのＢ−Ｂ線断面図である。
（ｂ）はそのＢ−Ｂ線断面図である。
【図３】従来の半導体装置の一例を示し、（ａ）は平面
図、（ｂ）はそのＣ−Ｃ線断面図である。
図、（ｂ）はそのＣ−Ｃ線断面図である。
【図４】本発明にかかるＲＣフィルタの適用例を示す回
路図である。
路図である。
【図５】ＲＣフィルタの周波数特性を示す図である。
１ Ｐ型シリコン基板 ２ Ｎウェル拡散層 ３ 素子分離酸化膜 ４ 下部電極（第１ポリシリコン膜） ５ 誘電体膜（熱酸化膜） ６ 上部電極（第２ポリシリコン膜） ７ 層間絶縁膜 １０ ボロン拡散層
Claims (1)
- 【請求項１】 抵抗素子及び容量素子を備える半導体装
置において、前記抵抗素子は半導体基板に形成した拡散
層で構成され、前記容量素子は前記抵抗素子の上側に形
成した厚い酸化膜の上面に形成されていることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27643191A JPH0590502A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27643191A JPH0590502A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590502A true JPH0590502A (ja) | 1993-04-09 |
Family
ID=17569324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27643191A Pending JPH0590502A (ja) | 1991-09-30 | 1991-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590502A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5618749A (en) * | 1995-03-31 | 1997-04-08 | Yamaha Corporation | Method of forming a semiconductor device having a capacitor and a resistor |
| JP2002542619A (ja) * | 1999-04-16 | 2002-12-10 | エイブイエックス コーポレイション | 逆向き面装着用超小型レジスタ−キャパシタ薄膜回路網 |
| US6856123B2 (en) | 2002-09-13 | 2005-02-15 | Oki Electric Industry Co., Ltd. | Semiconductor device provided with regulator circuit having reduced layout area and improved phase margin |
| KR100746518B1 (ko) * | 2005-08-30 | 2007-08-07 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
| CN104112709A (zh) * | 2013-04-19 | 2014-10-22 | 哈尔滨工大华生电子有限公司 | 一种rc滤波器制造工艺 |
-
1991
- 1991-09-30 JP JP27643191A patent/JPH0590502A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5618749A (en) * | 1995-03-31 | 1997-04-08 | Yamaha Corporation | Method of forming a semiconductor device having a capacitor and a resistor |
| JP2002542619A (ja) * | 1999-04-16 | 2002-12-10 | エイブイエックス コーポレイション | 逆向き面装着用超小型レジスタ−キャパシタ薄膜回路網 |
| US6856123B2 (en) | 2002-09-13 | 2005-02-15 | Oki Electric Industry Co., Ltd. | Semiconductor device provided with regulator circuit having reduced layout area and improved phase margin |
| KR100746518B1 (ko) * | 2005-08-30 | 2007-08-07 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
| CN104112709A (zh) * | 2013-04-19 | 2014-10-22 | 哈尔滨工大华生电子有限公司 | 一种rc滤波器制造工艺 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2826149B2 (ja) | コンデンサ構造とモノリシック電圧掛算器 | |
| US5879983A (en) | Semiconductor device and method for manufacturing the same | |
| US6146939A (en) | Metal-polycrystalline silicon-N-well multiple layered capacitor | |
| JP3051454B2 (ja) | 低漏洩非ヒューズ、その組立方法及び非ヒューズ材料 | |
| JP3944096B2 (ja) | 半導体デバイスおよびその形成方法 | |
| JPH0590502A (ja) | 半導体装置 | |
| JP2001168285A (ja) | 半導体装置およびその製造方法 | |
| JPH08288473A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH02271567A (ja) | 半導体装置 | |
| JPH0312960A (ja) | 半導体装置及びその製造方法 | |
| JP2000252422A (ja) | 半導体装置及びその製造方法 | |
| US5101258A (en) | Semiconductor integrated circuit device of master slice approach | |
| JPH03257855A (ja) | 半導体装置 | |
| JPH01220856A (ja) | 半導体装置 | |
| JPS62234363A (ja) | 半導体集積回路 | |
| KR100386369B1 (ko) | 범용 회로 애플리케이션을 위한 집적화된 정합 저항값을가진 캐패시터 구조 | |
| JPS5814072B2 (ja) | 半導体集積回路装置及びその製法 | |
| JPH09275189A (ja) | 半導体装置及びその製造方法 | |
| USRE38550E1 (en) | Method for programmable integrated passive devices | |
| JPS61180469A (ja) | 半導体分布インピ−ダンス装置 | |
| JPH0476947A (ja) | 半導体装置の製造方法 | |
| JPH0529574A (ja) | 半導体装置の製造方法 | |
| JPS60109259A (ja) | 電子装置 | |
| JP3168614B2 (ja) | 半導体装置 | |
| JP2002231969A (ja) | 半導体装置およびその製造方法 |