JP2826149B2 - コンデンサ構造とモノリシック電圧掛算器 - Google Patents
コンデンサ構造とモノリシック電圧掛算器Info
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- 239000003990 capacitor Substances 0.000 title claims description 86
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 59
- 229920005591 polysilicon Polymers 0.000 claims description 59
- 238000009792 diffusion process Methods 0.000 claims description 28
- 150000004767 nitrides Chemical class 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims 35
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 4
- 230000006870 function Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L28/40—Capacitors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Description
【発明の詳細な説明】 [発明の目的] 〈産業上の利用分野〉 本発明はコンデンサに関し、特に電圧掛算器または電
圧掛算器を必要とする回路に於て使用するのに適した多
重ポリシリコン層コンデンサに関する。
圧掛算器を必要とする回路に於て使用するのに適した多
重ポリシリコン層コンデンサに関する。
〈従来の技術〉 超小形電子技術の分野では、多くの場合に単一電圧例
えば5Vの外部電源のみを用いて超小形回路に必要な全て
の電力を供給する必要がある。更に、オンチップ電圧掛
算器回路を組み立てて、例えばより高い出力電流スルー
プットのためにNMOSトランジスタのゲートを駆動するべ
く外部電源電圧より高い電圧を供給し、または電気的消
去可能プログラム可能リードオンリメモリ(EEPROM)の
ために高い消去・書込み電圧を供給することが好まし
い。
えば5Vの外部電源のみを用いて超小形回路に必要な全て
の電力を供給する必要がある。更に、オンチップ電圧掛
算器回路を組み立てて、例えばより高い出力電流スルー
プットのためにNMOSトランジスタのゲートを駆動するべ
く外部電源電圧より高い電圧を供給し、または電気的消
去可能プログラム可能リードオンリメモリ(EEPROM)の
ために高い消去・書込み電圧を供給することが好まし
い。
第1図は、集積回路に於て実行される代表的な倍電圧
器を示す概略回路図である。第1図の倍電圧器10は、コ
ンデンサC1,C2に接続された直列2線間の電圧を出力と
して使用する。その他の倍電圧器10回路の部分は、互い
に位相が180度異なりかつそれぞれ供給電圧Vccの振幅を
有する方形波信号12、14が倍電圧器10の入力端子に印加
されると、各コンデンサC1、C2をそれぞれ供給電圧Vcc
に充電する機能を有する。従って、各信号12、14がそれ
ぞれコンデンサC1、C2を例えば5Vのピーク供給電圧Vcc
に充電することによって、両コンデンサC1、C2に接続さ
れた2線間の電圧が信号12、14の振幅の約2倍、本実施
例では10Vになる。3倍電圧器が必要な場合には、直列
3線に接続された各コンデンサを電源電圧に充電してコ
ンデンサ間に於ける電源電圧を約3倍にするために、位
相の異なる3つの信号が必要である。
器を示す概略回路図である。第1図の倍電圧器10は、コ
ンデンサC1,C2に接続された直列2線間の電圧を出力と
して使用する。その他の倍電圧器10回路の部分は、互い
に位相が180度異なりかつそれぞれ供給電圧Vccの振幅を
有する方形波信号12、14が倍電圧器10の入力端子に印加
されると、各コンデンサC1、C2をそれぞれ供給電圧Vcc
に充電する機能を有する。従って、各信号12、14がそれ
ぞれコンデンサC1、C2を例えば5Vのピーク供給電圧Vcc
に充電することによって、両コンデンサC1、C2に接続さ
れた2線間の電圧が信号12、14の振幅の約2倍、本実施
例では10Vになる。3倍電圧器が必要な場合には、直列
3線に接続された各コンデンサを電源電圧に充電してコ
ンデンサ間に於ける電源電圧を約3倍にするために、位
相の異なる3つの信号が必要である。
従来の3倍電圧器構造では、第2図に示すように、高
導電拡散領域24、26の上にかつそれから絶縁して高導電
ポリシリコン層20、22を設けることによって、各コンデ
ンサが形成される。第2図に於ては、ポリシリコン層2
0、22がコンデンサC1、C2の上側極板としての機能をも
つのに対して、拡散領域24、26が前記コンデンサの下側
極板としての機能をもつ。電極28、30、32、34が拡散領
域24、26及びポリシリコン層の上側極板20,22を適当に
結合している。より大きな増倍電圧が必要な場合には、
より多くのコンデンサが必要であり、その結果としてよ
り多くのスペースを使用して必要な数のコンデンサを提
供する必要がある。更に、各コンデンサは、拡散領域と
基板との間の寄生容量の影響を受ける。
導電拡散領域24、26の上にかつそれから絶縁して高導電
ポリシリコン層20、22を設けることによって、各コンデ
ンサが形成される。第2図に於ては、ポリシリコン層2
0、22がコンデンサC1、C2の上側極板としての機能をも
つのに対して、拡散領域24、26が前記コンデンサの下側
極板としての機能をもつ。電極28、30、32、34が拡散領
域24、26及びポリシリコン層の上側極板20,22を適当に
結合している。より大きな増倍電圧が必要な場合には、
より多くのコンデンサが必要であり、その結果としてよ
り多くのスペースを使用して必要な数のコンデンサを提
供する必要がある。更に、各コンデンサは、拡散領域と
基板との間の寄生容量の影響を受ける。
ミヤモト(Miyamoto)の特公昭59−89450号公報に
は、基板内の拡散領域が第1コンデンサの下側極板を形
成する大容量の多層式コンデンサが示されている。この
拡散領域の上に絶縁層が形成され、かつその上に第1ポ
リシリコン層が形成されて、第1コンデンサの上側極板
及び第2コンデンサの上側極板を形成している。第1ポ
リシリコン層の上にかつそれから絶縁して第2ポリシリ
コン層が形成され、第2コンデンサの下側極板及び第3
コンデンサの下側極板を形成している。第2ポリシリコ
ン層の上にかつそれから絶縁して第3ポリシリコン層が
形成され、第3コンデンサの上側極板及び第4コンデン
サの上側極板を形成している。第4ポリシリコン層は第
4コンデンサの下側極板を形成する。拡散領域、第2ポ
リシリコン層及び第4ポリシリコン層は第1電極を介し
て一体的に結合され、かつ第1ポリシリコン層及び第3
ポリシリコン層が第2電極を介して一体的に結合されて
いる。このように配列することによって、並列に接続さ
れた4個のコンデンサと等価であって、他の回路と接続
するための端子が2個だけである大形コンデンサが得ら
れる。この型式のコンデンサを、電圧掛算器回路に使用
して第1図に於けるコンデンサC1、C2を形成すること
は、これらコンデンサC1、C2が直列でなければならない
ので不可能である。
は、基板内の拡散領域が第1コンデンサの下側極板を形
成する大容量の多層式コンデンサが示されている。この
拡散領域の上に絶縁層が形成され、かつその上に第1ポ
リシリコン層が形成されて、第1コンデンサの上側極板
及び第2コンデンサの上側極板を形成している。第1ポ
リシリコン層の上にかつそれから絶縁して第2ポリシリ
コン層が形成され、第2コンデンサの下側極板及び第3
コンデンサの下側極板を形成している。第2ポリシリコ
ン層の上にかつそれから絶縁して第3ポリシリコン層が
形成され、第3コンデンサの上側極板及び第4コンデン
サの上側極板を形成している。第4ポリシリコン層は第
4コンデンサの下側極板を形成する。拡散領域、第2ポ
リシリコン層及び第4ポリシリコン層は第1電極を介し
て一体的に結合され、かつ第1ポリシリコン層及び第3
ポリシリコン層が第2電極を介して一体的に結合されて
いる。このように配列することによって、並列に接続さ
れた4個のコンデンサと等価であって、他の回路と接続
するための端子が2個だけである大形コンデンサが得ら
れる。この型式のコンデンサを、電圧掛算器回路に使用
して第1図に於けるコンデンサC1、C2を形成すること
は、これらコンデンサC1、C2が直列でなければならない
ので不可能である。
従来の電圧掛算器に於て、直列容量を形成するために
多重ポリシリコン層を使用している場合は無い。更に従
来技術では、積層構造を構成する各離散形コンデンサを
形成する際に多重ポリシリコン層を用いた例は見られな
い。
多重ポリシリコン層を使用している場合は無い。更に従
来技術では、積層構造を構成する各離散形コンデンサを
形成する際に多重ポリシリコン層を用いた例は見られな
い。
[発明の構成] <課題を解決するための手段及び作用> 本発明によれば、各ポリシリコン層と導電拡散領域と
が積層コンデンサの極板を形成する多層式ポリシリコン
構造が形成される。前記コンデンサの各極板に接触する
ように個々の電極を使用することによって、前記コンデ
ンサを電圧掛算器回路に於て使用するための直列接続さ
れたコンデンサとして使用することができる。このコン
デンサ構造では、ダイ領域がコンデンサの積重ねによっ
て保護される。
が積層コンデンサの極板を形成する多層式ポリシリコン
構造が形成される。前記コンデンサの各極板に接触する
ように個々の電極を使用することによって、前記コンデ
ンサを電圧掛算器回路に於て使用するための直列接続さ
れたコンデンサとして使用することができる。このコン
デンサ構造では、ダイ領域がコンデンサの積重ねによっ
て保護される。
このような構造の別の利点は、寄生容量が導電拡散領
域と基板との間にのみ存在することである。その上にあ
る他のコンデンサは、各導電ポリシリコン層が遮蔽板と
して機能するので寄生容量の影響を受けない。
域と基板との間にのみ存在することである。その上にあ
る他のコンデンサは、各導電ポリシリコン層が遮蔽板と
して機能するので寄生容量の影響を受けない。
容量の大きさは、各導電性極板間の誘電層の厚さを調
整することによって、かつ/または極板の面積を調整す
ることによって容易に選択することができる。酸化物の
みを誘電体として使用することができる。しかしなが
ら、窒化物を絶縁層として使用することによって、また
は窒化物を酸化物と共に絶縁層として使用することによ
って破壊電圧を高めることができる。例えば酸化物/窒
化物/酸化物のような複合誘電層を形成することが好ま
しい場合がある。窒化物は二酸化珪素と比較して相当高
い誘電率を有するので、絶縁層に窒化物を使用すること
によって所定厚さの誘電体に対してより高い容量が得ら
れる。
整することによって、かつ/または極板の面積を調整す
ることによって容易に選択することができる。酸化物の
みを誘電体として使用することができる。しかしなが
ら、窒化物を絶縁層として使用することによって、また
は窒化物を酸化物と共に絶縁層として使用することによ
って破壊電圧を高めることができる。例えば酸化物/窒
化物/酸化物のような複合誘電層を形成することが好ま
しい場合がある。窒化物は二酸化珪素と比較して相当高
い誘電率を有するので、絶縁層に窒化物を使用すること
によって所定厚さの誘電体に対してより高い容量が得ら
れる。
これらのコンデンサを形成する方法の或る実施例で
は、形成された各ポリシリコン極板がその下にある誘電
体をエッチングする際のマスクとして使用される。
は、形成された各ポリシリコン極板がその下にある誘電
体をエッチングする際のマスクとして使用される。
〈実施例〉 第3図には、その中にN+拡散領域42が形成されたP
−基板40を備える本発明の実施例が示されている。N+
拡散領域42は高導電率を有し、かつ図示されるように第
1コンデンサC1の下側極板として機能する。基板40及び
高導電拡散領域42は、必要に応じてそれぞれN−型及び
P+型とすることができる。N+領域42の上にはゲート
酸化層44が形成され、かつゲート酸化層44の上には窒化
物(Si3N4)層46が形成されている。
−基板40を備える本発明の実施例が示されている。N+
拡散領域42は高導電率を有し、かつ図示されるように第
1コンデンサC1の下側極板として機能する。基板40及び
高導電拡散領域42は、必要に応じてそれぞれN−型及び
P+型とすることができる。N+領域42の上にはゲート
酸化層44が形成され、かつゲート酸化層44の上には窒化
物(Si3N4)層46が形成されている。
第1ポリシリコン層48が窒化層46の上に形成されて、
コンデンサC1の上側極板及びコンデンサC2の下側極板を
形成している。次に、酸化層50がポリシリコン層48の上
に形成され、かつ窒化層52が酸化層50の上に形成されて
いる。
コンデンサC1の上側極板及びコンデンサC2の下側極板を
形成している。次に、酸化層50がポリシリコン層48の上
に形成され、かつ窒化層52が酸化層50の上に形成されて
いる。
次に、第2ポリシリコン層54が窒化層52の上に形成さ
れて、コンデンサC2の上側極板を形成している。フィー
ルド酸化層56が上記構造の表面上に形成されている。
れて、コンデンサC2の上側極板を形成している。フィー
ルド酸化層56が上記構造の表面上に形成されている。
フィールド酸化層56にコンタクト孔をエッチングし、
かつ金属電極58、60、62をそれぞれ拡散領域42、第1ポ
リシリコン層48、及び第2ポリシリコン層54に接触する
ように形成する。
かつ金属電極58、60、62をそれぞれ拡散領域42、第1ポ
リシリコン層48、及び第2ポリシリコン層54に接触する
ように形成する。
第1及び第2ポリシリコン層48、54は、ポリサイド
(金属ポリシリコン)またはTi、TiWまたはSiCrのよう
な金属の層として形成することができる。
(金属ポリシリコン)またはTi、TiWまたはSiCrのよう
な金属の層として形成することができる。
各極板の面積及び各極板間の誘電層の厚さを調整する
ことによって、コンデンサC1、C2を次の式(1)に従っ
て必要に応じて調整することができる。
ことによって、コンデンサC1、C2を次の式(1)に従っ
て必要に応じて調整することができる。
C=AKε0/t …(1) ここで、Cは容量、ε0は空隙の誘電率(8.85×10-2
coul2/N2−m2)、Kは誘電率(SiO2の場合3.9、Si3N4の
場合7.0)、Aは極板面積、Pは誘電体の厚さである。
coul2/N2−m2)、Kは誘電率(SiO2の場合3.9、Si3N4の
場合7.0)、Aは極板面積、Pは誘電体の厚さである。
窒化物/酸化物積層の冗長性によって歩留りが改善さ
れ、かつ窒化物が二酸化珪素より高い誘電率を有するこ
とから、窒化誘電層を用いることによって破壊電圧の増
加と共に、所定の誘電厚さに対する極板間の容量を高く
することができる。この破壊電圧の増加はより高電圧を
適用する際に非常に重要になる。
れ、かつ窒化物が二酸化珪素より高い誘電率を有するこ
とから、窒化誘電層を用いることによって破壊電圧の増
加と共に、所定の誘電厚さに対する極板間の容量を高く
することができる。この破壊電圧の増加はより高電圧を
適用する際に非常に重要になる。
第3図示の構造は、例えば第1図示の電圧掛算器に使
用することができる。誘電層及びポリシリコン層を追加
して形成しかつそれらに接点を設けて、多数の直列に接
続されたコンデンサを形成することができる。更に、ポ
リシリコン層を金属化段階に於て一体的に接続すること
によって、電圧掛算器回路に必要な様々な組合せからな
る直列または並列に接続されたコンデンサを形成するこ
とができる。
用することができる。誘電層及びポリシリコン層を追加
して形成しかつそれらに接点を設けて、多数の直列に接
続されたコンデンサを形成することができる。更に、ポ
リシリコン層を金属化段階に於て一体的に接続すること
によって、電圧掛算器回路に必要な様々な組合せからな
る直列または並列に接続されたコンデンサを形成するこ
とができる。
第3図示の別の特徴は、N+領域42とP−基板40との
結合部に於ける空乏領域によってN+領域42とP−基板
40との間にのみ寄生容量が存在することである。従っ
て、寄生容量は最小に保持される。
結合部に於ける空乏領域によってN+領域42とP−基板
40との間にのみ寄生容量が存在することである。従っ
て、寄生容量は最小に保持される。
本発明の別の実施例に於ては、N+領域42を排除する
ことによって、第1ポリシリコン層48を第1コンデンサ
の下側極板として機能させることができる。この場合に
は、2つの積層されたコンデンサを形成するために、第
3ポリシリコン層を更に設ける必要がある。このように
して寄生容量を排除する。
ことによって、第1ポリシリコン層48を第1コンデンサ
の下側極板として機能させることができる。この場合に
は、2つの積層されたコンデンサを形成するために、第
3ポリシリコン層を更に設ける必要がある。このように
して寄生容量を排除する。
本発明の更に別の実施例では、ポリシリコン層48また
は54を、遠隔拡散領域の上にくるようにかつそれから絶
縁されるように拡張させることによって電界シールドと
して使用し、前記遠隔拡散領域に最も近い接続線に於け
る電圧によって生じる外部電界から拡散領域を保護する
ことができる。
は54を、遠隔拡散領域の上にくるようにかつそれから絶
縁されるように拡張させることによって電界シールドと
して使用し、前記遠隔拡散領域に最も近い接続線に於け
る電圧によって生じる外部電界から拡散領域を保護する
ことができる。
第3図の積層コンデンサ構造を形成する1つの方法が
第4図乃至第6図に示されている。第4図に於て、P−
基板40には砒素または燐のようなN型不純物を拡散即ち
注入してN+領域42が形成される。マスク処理、エッチ
ング及び拡散即ち注入のために多くの周知の工程が行な
われる。或る実施例では、N+領域42に必要な高導電率
を達成するために、N+領域42に於ける不純物濃度が約
2×1019/cm3である。
第4図乃至第6図に示されている。第4図に於て、P−
基板40には砒素または燐のようなN型不純物を拡散即ち
注入してN+領域42が形成される。マスク処理、エッチ
ング及び拡散即ち注入のために多くの周知の工程が行な
われる。或る実施例では、N+領域42に必要な高導電率
を達成するために、N+領域42に於ける不純物濃度が約
2×1019/cm3である。
第5図に於て、次に酸化技術または他の周知の方法に
よってゲート酸化層44をN+領域42の上に約200〜800Å
の厚さで形成する。このゲート酸化層44は、MOSトラン
ジスタに於けるゲート酸化層として使用される他の基板
上の部分に成長させたゲート酸化層と同一の厚さであ
る。次に、窒化層(Si3N4)46を例えば減圧気相成長法
(CVD)を用いてゲート酸化層44の上に付着させると、
次に形成されるポリシリコン層とN+領域42との間に高
い絶縁耐力及び高容量が得られる。所望の誘電特性に応
じて、窒化層46は0〜1000Åの範囲内の適当な厚さにす
ることができる。
よってゲート酸化層44をN+領域42の上に約200〜800Å
の厚さで形成する。このゲート酸化層44は、MOSトラン
ジスタに於けるゲート酸化層として使用される他の基板
上の部分に成長させたゲート酸化層と同一の厚さであ
る。次に、窒化層(Si3N4)46を例えば減圧気相成長法
(CVD)を用いてゲート酸化層44の上に付着させると、
次に形成されるポリシリコン層とN+領域42との間に高
い絶縁耐力及び高容量が得られる。所望の誘電特性に応
じて、窒化層46は0〜1000Åの範囲内の適当な厚さにす
ることができる。
次に、第1ポリシリコン層48を従来の方法を用いて窒
化層46の上に付着させかつエッチングし、所望の有効極
板面積を得る。次にブランケット(blanket)エッチン
グ方法を用いて、ポリシリコン層48をマスクとして窒化
層46をエッチングする。
化層46の上に付着させかつエッチングし、所望の有効極
板面積を得る。次にブランケット(blanket)エッチン
グ方法を用いて、ポリシリコン層48をマスクとして窒化
層46をエッチングする。
第1ポリシリコン層48は、高い導電性を有するように
不純物濃度を充分高くしなければならない。第1ポリシ
リコン層48のドーピングは、第1ポリシリコン層48を付
着させる際にまたは付着させた後のいずれかに於て周知
の技術を用いて行われる。
不純物濃度を充分高くしなければならない。第1ポリシ
リコン層48のドーピングは、第1ポリシリコン層48を付
着させる際にまたは付着させた後のいずれかに於て周知
の技術を用いて行われる。
第6図に於て、第5図示の構造の上に、例えば熱酸化
技術を用いて酸化層50を成長させ、かつ酸化層50の上に
例えば減圧CVD法を用いて窒化層52を付着させる。酸化
層50及び窒化層52の厚さは、第1ポリシリコン層48を第
2ポリシリコン層54から分離する誘電体の所望の特性に
応じて、ゲート酸化層44及び窒化層46の厚さと同一であ
ったり異なったりする。次に、第2ポリシリコン層54を
ウエハの表面上に付着させかつエッチングして所望の有
効極板面積を得る。第2ポリシリコン層54は、周知技術
を用いて高不純物濃度となるようにドーピングされる。
前記ウエハの表面をエッチングして、第2ポリシリコン
層54をマスクとして窒化層52を除去することによって、
第2ポリシリコン層54の下側の窒化層だけを残す。全ウ
エハ表面の上にある窒化層52を残すことが適当な場合が
あるが、この場合にはこの追加層を通してコンタクト孔
をエッチングしなければならない。
技術を用いて酸化層50を成長させ、かつ酸化層50の上に
例えば減圧CVD法を用いて窒化層52を付着させる。酸化
層50及び窒化層52の厚さは、第1ポリシリコン層48を第
2ポリシリコン層54から分離する誘電体の所望の特性に
応じて、ゲート酸化層44及び窒化層46の厚さと同一であ
ったり異なったりする。次に、第2ポリシリコン層54を
ウエハの表面上に付着させかつエッチングして所望の有
効極板面積を得る。第2ポリシリコン層54は、周知技術
を用いて高不純物濃度となるようにドーピングされる。
前記ウエハの表面をエッチングして、第2ポリシリコン
層54をマスクとして窒化層52を除去することによって、
第2ポリシリコン層54の下側の窒化層だけを残す。全ウ
エハ表面の上にある窒化層52を残すことが適当な場合が
あるが、この場合にはこの追加層を通してコンタクト孔
をエッチングしなければならない。
第3図に示されるように、次にフィールド酸化層56を
熱酸化技術を用いて前記ウエハの表面上に成長させ、か
つコンタクト孔をエッチングして必要に応じてN+領域
42、第1ポリシリコン層48及び第2ポリシリコン層54に
接触し得るようにする。更に、前記コンタクト孔を充填
する電極58、60、62を一般的な金属化方法を用いて形成
する。
熱酸化技術を用いて前記ウエハの表面上に成長させ、か
つコンタクト孔をエッチングして必要に応じてN+領域
42、第1ポリシリコン層48及び第2ポリシリコン層54に
接触し得るようにする。更に、前記コンタクト孔を充填
する電極58、60、62を一般的な金属化方法を用いて形成
する。
本発明の更に別の実施例では、窒化珪素または二酸化
珪素のみによって第3図の構造に於けるポリシリコン層
48、54間及びN+領域42と第1ポリシリコン層48との間
に全誘電体が形成される。
珪素のみによって第3図の構造に於けるポリシリコン層
48、54間及びN+領域42と第1ポリシリコン層48との間
に全誘電体が形成される。
本発明の積層コンデンサは2個のポリシリコン層に限
定されるものではなく、多数のポリシリコン層を有する
積層コンデンサを含むように拡大することができる。更
に、上述の実施例では酸化層の上に窒化層を設けた構造
を開示したが、所望の特性を有する他の誘電材料、合成
物またはサンドイッチ構造を使用することができる。
定されるものではなく、多数のポリシリコン層を有する
積層コンデンサを含むように拡大することができる。更
に、上述の実施例では酸化層の上に窒化層を設けた構造
を開示したが、所望の特性を有する他の誘電材料、合成
物またはサンドイッチ構造を使用することができる。
また、当業者にとって明らかなように、本発明の技術
的範囲内に於て上述した実施例に様々な変形・変更を加
えることができる。
的範囲内に於て上述した実施例に様々な変形・変更を加
えることができる。
【図面の簡単な説明】 第1図は、直列に組み合されたコンデンサを用いた電圧
掛算器を示す概略回路図である。 第2図は、従来の多層コンデンサ構造を示す断面図であ
る。 第3図は、本発明による積層コンデンサ構造の実施例を
示す断面図である。 第4図乃至第6図は、第3図示の実施例を形成する際の
各工程を示す断面図である。 10……倍電圧器、12、14……信号 20、22……ポリシリコン層 24、26……拡散領域 28、30、32、34……電極 40……P−基板、42……N+拡散領域 44……ゲート酸化層、46……窒化層 48……第1ポリシリコン層 50……酸化層、52……窒化層 54……第2ポリシリコン層 56……フィールド酸化層 58、60、62……金属電極
掛算器を示す概略回路図である。 第2図は、従来の多層コンデンサ構造を示す断面図であ
る。 第3図は、本発明による積層コンデンサ構造の実施例を
示す断面図である。 第4図乃至第6図は、第3図示の実施例を形成する際の
各工程を示す断面図である。 10……倍電圧器、12、14……信号 20、22……ポリシリコン層 24、26……拡散領域 28、30、32、34……電極 40……P−基板、42……N+拡散領域 44……ゲート酸化層、46……窒化層 48……第1ポリシリコン層 50……酸化層、52……窒化層 54……第2ポリシリコン層 56……フィールド酸化層 58、60、62……金属電極
Claims (19)
- 【請求項1】基板内に形成され、前記基板と逆の導電形
式の高導電拡散領域と、 前記拡散領域の上に形成された第1絶縁層と、 前記第1絶縁層の上に形成された第1高導電材料層と、 前記第1高導電材料層の上に形成された第2絶縁層と、 前記第2絶縁層の上に形成された第2高導電材料層と、 前記高導電拡散領域、前記第1高導電材料層及び前記第
2高導電材料層にそれぞれ接触する第1乃至第3電極と
を備えることを特徴とするコンデンサ構造。 - 【請求項2】前記第1絶縁層が、ゲート酸化層と該ゲー
ト酸化層の上に形成された窒化珪素層とからなることを
特徴とする特許請求の範囲第1項に記載のコンデンサ構
造。 - 【請求項3】前記第2絶縁層が、酸化層と該酸化層の上
にある窒化珪素層とからなることを特徴とする特許請求
の範囲第1項に記載のコンデンサ構造。 - 【請求項4】前記高導電材料がドーピングされたポリシ
リコン(Polysilicon)であることを特徴とする特許請
求の範囲第1項に記載のコンデンサ構造。 - 【請求項5】前記高導電材料が金属であることを特徴と
する特許請求の範囲第1項に記載のコンデンサ構造。 - 【請求項6】前記高導電材料がポリサイド(Polycide)
であることを特徴とする特許請求の範囲第1項に記載の
コンデンサ構造。 - 【請求項7】基板内に形成され、前記基板と逆の導電形
式の高導電拡散領域と、 前記拡散領域の上に形成された第1絶縁層と、 前記第1絶縁層の上に形成された第1高導電材料層と、 前記第1高導電材料層の上に積層され、かつそれぞれに
絶縁層とその上に高導電材料層とからなる複数の組合せ
層と、 前記拡散領域、前記第1高導電材料層及び前記組合せ層
内の前記各高導電材料層に接触するように且つこれらの
高導電材料層の任意の組み合わせを一体的に結合しない
ように設けられた複数の電極とを備えていることを特徴
とするコンデンサ構造。 - 【請求項8】前記第1絶縁層が、ゲート酸化層と該ゲー
ト酸化層の上に形成された窒化珪素層とからなることを
特徴とする特許請求の範囲第7項に記載のコンデンサ構
造。 - 【請求項9】前記組合せ層の前記各絶縁層が酸化層と該
酸化層の上にある窒化珪素層とからなることを特徴とす
る特許請求の範囲第7項に記載のコンデンサ構造。 - 【請求項10】少なくとも一つの前記絶縁層が酸化物/
窒化物/酸化物のサンドイッチ構造からなることを特徴
とする特許請求の範囲第7項に記載のコンデンサ構造。 - 【請求項11】前記高導電材料がドーピングされたポリ
シリコンであることを特徴とする特許請求の範囲第7項
に記載のコンデンサ構造。 - 【請求項12】前記高導電材料が金属であることを特徴
とする特許請求の範囲第7項に記載のコンデンサ構造。 - 【請求項13】前記高導電材料がポリサイドであること
を特徴とする特許請求の範囲第7項に記載のコンデンサ
構造。 - 【請求項14】それぞれに上側極板と下側極板とを有す
るコンデンサを直列的に組み合わせた積層コンデンサを
有し、前記各上側極板がそれに接触する電極を有し、か
つ前記電極がいずれの前記上側極板と下側極板とをも一
体的に結合せず、かつ 前記積層コンデンサの両端に於ける電圧がパワーサプラ
イ電圧の多数倍になるように、前記積層コンデンサの前
記各コンデンサを前記パワーサプライ電圧に充電する手
段を有し、 前記積層コンデンサが、 基板内に形成され、前記基板と逆の導電形式の高導電拡
散領域と、 前記拡散領域の上に形成された第1絶縁層と、 前記第1絶縁層の上に形成された第1高導電材料層と、 前記第1高導電材料層の上に積層され、かつそれぞれに
絶縁層とその上の高導電材料層とからなる複数の組合せ
層とからなり、前記電極が前記拡散領域、前記第1高導
電材料層及び前記組合せ層内の前記各高導電材料層に接
触していることを特徴とするモノリシック電圧掛算器。 - 【請求項15】それぞれに上側極板と下側極板とを有す
るコンデンサを直列的に組み合わせた積層コンデンサを
有し、前記各上側極板がそれに接触する電極を有し、か
つ所望の割合で電圧を供給し得るように前記電極が或る
組み合わせの前記上側極板と前記下側極板と一体的に結
合し、かつ 前記積層コンデンサの両端に於ける電圧がパワーサプラ
イ電圧の多数倍になるように、前記積層コンデンサの前
記各コンデンサを前記パワーサプライ電圧に充電する手
段を有し、 前記積層コンデンサが、 基板内に形成され、前記基板と逆の導電形式の高導電拡
散領域と、 前記拡散領域の上に形成された第1絶縁層と、 前記第1絶縁層の上に形成された第1高導電材料層と、 前記第1高導電材料層の上に積層され、かつそれぞれに
絶縁層とその上の高導電材料層とからなる複数の組合せ
層とからなり、前記電極が前記拡散領域、前記第1高導
電材料層及び前記組合せ層内の前記各高導電材料層に接
触していることを特徴とするモノリシック電圧掛算器。 - 【請求項16】それぞれに上側極板と下側極板とを有す
るコンデンサを直列的に組み合わせた積層コンデンサを
有し、前記各上側極板がそれに接触する電極を有し、か
つ前記電極がいずれの前記上側極板と下側極板とをも一
体的に結合せず、かつ 前記積層コンデンサの両端に於ける電圧がパワーサプラ
イ電圧の多数倍になるように、前記積層コンデンサの前
記各コンデンサを前記パワーサプライ電圧に充電する手
段を有し、 前記積層コンデンサが、 基板と、 前記基板の上に形成された第1絶縁層と、 前記第1絶縁層の上に形成された第1高導電材料層と、 前記第1高導電材料層の上に積層され、それぞれに絶縁
層とその上の高導電材料層とからなる複数の組合せ層と
を有し、かつ前記電極が前記第1高導電材料と前記組合
せ層内の前記各高導電材料層とに接触していることを特
徴とするモノリシック電圧掛算器。 - 【請求項17】前記高導電材料がドーピングされたポリ
シリコンであることを特徴とする特許請求の範囲第14項
乃至第16項のいずれかに記載のモノリシック電圧掛算
器。 - 【請求項18】前記高導電材料が金属であることを特徴
とする特許請求の範囲第14項乃至第16項のいずれかに記
載のモノリシック電圧掛算器。 - 【請求項19】前記高導電材料がポリサイドであること
を特徴とする特許請求の範囲第14項乃至第16項のいずれ
かに記載のモノリシック電圧掛算器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/306,375 US4914546A (en) | 1989-02-03 | 1989-02-03 | Stacked multi-polysilicon layer capacitor |
US306,375 | 1989-02-03 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02246261A JPH02246261A (ja) | 1990-10-02 |
JP2826149B2 true JP2826149B2 (ja) | 1998-11-18 |
Family
ID=23185013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2024308A Expired - Fee Related JP2826149B2 (ja) | 1989-02-03 | 1990-02-02 | コンデンサ構造とモノリシック電圧掛算器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4914546A (ja) |
JP (1) | JP2826149B2 (ja) |
DE (1) | DE4002037A1 (ja) |
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US4805071A (en) * | 1987-11-30 | 1989-02-14 | Texas Instruments Incorporated | High voltage capacitor for integrated circuits |
-
1989
- 1989-02-03 US US07/306,375 patent/US4914546A/en not_active Expired - Lifetime
-
1990
- 1990-01-24 DE DE4002037A patent/DE4002037A1/de not_active Withdrawn
- 1990-02-02 JP JP2024308A patent/JP2826149B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH02246261A (ja) | 1990-10-02 |
DE4002037A1 (de) | 1990-08-09 |
US4914546A (en) | 1990-04-03 |
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