JP2005260163A - 容量素子及びその製造方法並びに半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】高い信頼性を有する容量素子及びその製造方法、並びに、その容量素子を用いた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０に形成された素子分離領域１４と、素子分離領域により画定された素子領域１２内に形成された、不純物拡散層より成る下部電極１６と、下部電極上に形成された熱酸化膜より成る誘電体膜１８と、誘電体膜上に形成された上部電極２０と、半導体基板上に上部電極を覆うように形成された絶縁層２６と、下部電極に達する第１のコンタクトホール２８ａ内に埋め込まれた第１の導体プラグ３０ａと、上部電極に達する第２のコンタクトホール２８ｂ内に埋め込まれた第２の導体プラグ３０ｂとを有し、上部電極が素子分離領域上に形成されていない。
【選択図】図１

Description

本発明は、容量素子及びその製造方法並びにその容量素子を有する半導体装置及びその製造方法に関する。
近時、トランジスタ等の半導体素子と容量素子とを同一基板上に形成した半導体装置が注目されている。
例えば、半導体基板に埋め込まれた高濃度不純物拡散層より成る下部電極と、半導体基板表面を熱酸化することにより形成された誘電体膜と、誘電体膜上に形成された上部電極とを有する容量素子が知られている。
半導体素子と容量素子とが同一基板上に形成された半導体装置では、配線を半導体装置の外部に引き回すことなく、容量素子によりノイズを除去することができるため、動作の安定性の向上等を実現することが可能となる。
特開２００３−２１８２２４号公報 特開２００３−６００９７号公報 特許第２８２６１４９号公報
しかしながら、かかる容量素子は、信頼性があまり高いものではなかった。
本発明の目的は、高い信頼性を有する容量素子及びその製造方法、並びに、その容量素子を用いた半導体装置及びその製造方法を提供することにある。
上記目的は、半導体基板に形成された素子分離領域と、前記素子分離領域により画定された素子領域内に、前記素子分離領域に接するように形成された、不純物拡散層より成る下部電極と、前記下部電極上に形成された熱酸化膜より成る誘電体膜と、前記誘電体膜上に形成された上部電極と、前記半導体基板上に前記上部電極を覆うように形成された絶縁層と、前記下部電極に達する第１のコンタクトホール内に埋め込まれた第１の導体プラグと、前記上部電極に達する第２のコンタクトホール内に埋め込まれた第２の導体プラグとを有し、前記上部電極が前記素子分離領域上に形成されていないことを特徴とする容量素子により達成される。
また、上記目的は、半導体基板に形成された素子分離領域と、前記素子分離領域により画定された第１の素子領域上に形成された、熱酸化膜より成るゲート絶縁膜と；前記ゲート絶縁膜上及び前記素子分離領域上に形成されたゲート電極とを有するトランジスタと、前記素子分離領域により画定された第２の素子領域内に、前記素子分離領域に接するように形成された、不純物拡散層より成る下部電極と；前記下部電極上に形成された、前記ゲート絶縁膜より厚い熱酸化膜より成る誘電体膜と；前記誘電体膜上に形成された上部電極とを有する容量素子と、前記半導体基板上に前記トランジスタ及び前記容量素子を覆うように形成された絶縁層と、前記下部電極に達する第１のコンタクトホール内に埋め込まれた第１の導体プラグと、前記上部電極に達する第２のコンタクトホール内に埋め込まれた第２の導体プラグと、前記ゲート電極に達する第３のコンタクトホール内に埋め込まれた第３の導体プラグとを有し、前記容量素子の前記上部電極が前記素子分離領域上に形成されていないことを特徴とする半導体装置により達成される。
また、上記目的は、半導体基板に素子分離領域を形成する工程と、前記素子分離領域により画定された素子領域の表面に犠牲酸化膜を形成する工程と、前記素子領域を含む領域に不純物を導入することにより、不純物拡散層より成る下部電極を前記素子分離領域に接するように形成する工程と、前記犠牲酸化膜を除去するエッチング除去する工程と、熱酸化法により、前記不純物拡散層の表面に誘電体膜を形成する工程と、前記誘電体膜上に上部電極を形成する工程と、前記上部電極を覆うように絶縁層を形成する工程と、前記絶縁層をエッチングし、前記下部電極に達する第１のコンタクトホールと前記上部電極に達する第２のコンタクトホールとを形成する工程と、前記第１のコンタクトホール内に第１の導体プラグと埋め込むとともに、前記第２のコンタクトホール内に第２の導体プラグを埋め込む工程とを有し、前記上部電極を形成する工程では、前記素子分離領域上に前記上部電極を形成しないことを特徴とする容量素子の製造方法により達成される。
また、上記目的は、半導体基板に素子分離領域を形成する工程と、前記素子分離領域により画定された素子領域の表面、及び、前記素子分離領域により画定された他の素子領域の表面に、犠牲酸化膜を形成する工程と、前記他の素子領域を含む領域に不純物を導入することにより、不純物拡散層より成る下部電極を前記素子分離領域に接するように形成する工程と、前記犠牲酸化膜をエッチング除去する工程と、熱酸化法により、前記素子領域の表面にゲート絶縁膜を形成するとともに、前記不純物拡散層の表面に前記ゲート絶縁膜より厚い誘電体膜を形成する工程と、前記ゲート絶縁膜上及び前記素子分離領域上にゲート電極を形成するとともに、前記誘電体膜上に上部電極を形成する工程と、前記ゲート電極及び前記上部電極を覆うように絶縁層を形成する工程と、前記絶縁層をエッチングし、前記下部電極に達する第１のコンタクトホールと、前記上部電極に達する第２のコンタクトホールと、前記ゲート電極に達する第３のコンタクトホールとを形成する工程と、前記第１のコンタクトホール内、前記第２のコンタクトホール内、及び前記第３のコンタクトホール内に、第１の導体プラグ、第２の導体プラグ及び第３の導体プラグをそれぞれ埋め込む工程とを有し、前記上部電極を形成する工程では、前記素子分離領域上に前記上部電極を形成しないことを特徴とする半導体装置の製造方法により達成される。
以上の通り、本発明によれば、上部電極が素子分離領域上に形成されていないため、上部電極と下部電極とが素子分離領域の凹部内において短絡してしまうのを防止することができる。従って、本発明によれば、信頼性の高い容量素子を提供することができる。
また、本発明によれば、信頼性の高い容量素子を有しているため、信頼性の高い半導体装置を提供することができる。
［本発明の原理]
提案されている容量素子を図１２を用いて説明する。図１２は、提案されている容量素子の概略を示す断面図である。
図１２に示すように、シリコン基板１１０には素子分離領域１１４が形成されている。素子分離領域１１４により画定された素子領域１１２には、高濃度不純物拡散層より成る下部電極１１６が形成されている。
下部電極１１６上には、誘電体膜１１８が形成されている。誘電体膜１１８は、高濃度不純物拡散層１１６の表層部を熱酸化することにより形成されている。高濃度不純物拡散層１１６を熱酸化すると、ドーパント不純物の存在に起因して速い速度で酸化が進行する現象が生じる。かかる現象は、増速酸化と称されている。誘電体膜１１８を形成する際に増速酸化が生じるため、誘電体膜１１８は比較的厚く形成されている。
誘電体膜１１８上には、ポリシリコンより成る上部電極１２０が形成されている。上部電極１２０は、素子領域１１２上のみならず、素子分離領域１１４上にも形成されている。下部電極１１６と誘電体膜１１８と上部電極１２０とにより、キャパシタ１２２が構成されている。
上部電極１２０等が形成されたシリコン基板１１０上には、層間絶縁膜１２６が形成されている。層間絶縁膜１２６には、上部電極１２０に達するコンタクトホール１２８ｂと下部電極１１６に達するコンタクトホール１２８ａとが形成されている。コンタクトホール１２８ａ、１２８ｂ内には、それぞれ導体プラグ１３０ａ、１３０ｂが埋め込まれている。
こうして提案されている容量素子１３２が構成されている。
提案されている容量素子では、下部電極１１６に高濃度に不純物が導入されているため、上部電極１２０に電圧を印加した際に下部電極１１６が空乏化しにくい。また、誘電体膜１１８が増速酸化により比較的厚く形成されるため、下部電極１１６と上部電極１２０との間の電界は比較的小さくなる。提案されている容量素子では、下部電極１１６が空乏化しにくく、しかも、下部電極１１６と上部電極１２０との間の電界が比較的小さいため、電圧依存性の比較的小さい容量素子１３２を得ることができる。
しかしながら、提案されている容量素子は、信頼性があまり高くなかった。
図１３は、提案されている容量素子の故障率を示すグラフである。グラフの形式は、ワイブルプロットである。横軸は、絶縁破壊が生じるまでに要する総注入電荷量ＱＢＤを示している。縦軸は、故障率ｌｎ（１／１−Ｆ（ｔ））を示している。なお、Ｆ（ｔ）は故障分布関数である。
図１３から分かるように、総注入電荷量が１Ｃ／ｃｍ２以下で絶縁破壊が生じてしまっている。また、絶縁破壊が生じるまでに要する総注入電荷量ＱＢＤが大きくばらついている。
このように提案されている容量素子は、信頼性があまり高いものではなかった。
本願発明者らは、提案されている容量素子において高い信頼性が得られない原因について検討した。
図１４及び図１５は、提案されている容量素子の製造方法を示す工程断面図である。
まず、図１４（ａ）に示すように、例えばＳＴＩ法により、シリコン基板１１０に素子分離領域１１４を形成する。素子分離領域１１４により素子領域１１２が画定される。この後、半導体基板１１０の表面に犠牲酸化膜１３４を形成する。
次に、全面に、フォトレジスト膜１３６を形成する。この後、フォトレジスト膜１３６に、素子領域１１２を露出する開口部１３８を形成する。次に、フォトレジスト膜１３６をマスクとして、ドーパント不純物を高濃度に導入する。こうして、高濃度不純物拡散層より成る下部電極１１６が形成される（図１４（ｂ）参照）。
次に、例えばフッ酸を用いて、犠牲酸化膜１３４をエッチング除去する。素子領域１１２の近傍の素子分離領域１１４においては、ドーパント不純物が高濃度に導入されているため、エッチングが速く進行する。このため、素子領域１１２の近傍の素子分離領域１１４に凹部１１５が形成される（図１４（ｃ）参照）。
次に、図１５（ａ）に示すように、熱酸化法により、シリコン基板１１０表面に、シリコン酸化膜より成る誘電体膜１１８を形成する。高濃度不純物拡散層を熱酸化することにより誘電体膜１１８を形成するため、ドーパント不純物の存在に起因して増速酸化が生じ、比較的膜厚の厚いシリコン酸化膜１１８が形成される。増速酸化とは、不純物の存在に起因して速い速度で進行する酸化のことである。ドーパント不純物が高濃度に導入されていない領域においては、増速酸化が生じないため、シリコン酸化膜の膜厚は比較的薄く、ドーパント不純物が高濃度に導入された領域においては、増速酸化が生じるため、シリコン酸化膜の膜厚は比較的厚くなる。
次に、ドーパント不純物が導入されたポリシリコン膜より成る上部電極１２０を形成する。
次に、全面に、層間絶縁膜１２６を形成する。
次に、フォトリソグラフィ技術を用い、層間絶縁膜１２６に、上部電極１２０に達する開口部１２８ｂと下部電極１１６に達する開口部１２８ａとを形成する。
次に、開口部１２８ａ、１２８ｂ内に、それぞれ導体プラグ１３０ａ、１３０ｂを埋め込む。
こうして下部電極１１６と誘電体膜１１８と上部電極１２０とを有する容量素子１３２が形成される（図１５（ｂ）参照）。
図１５（ｂ）に示すように、凹部１１５においては、誘電体膜１１８の膜厚が極めて薄くなっている。しかも、誘電体膜１１８は、高濃度不純物拡散層１１８を酸化することにより形成するものであるため、膜質が必ずしも良好ではないと考えられる。このため、提案されている容量素子１３２では、凹部１１５において絶縁破壊が生じてしまい、信頼性が低くなっていると考えられる。
これらの検討結果に基づき、本願発明者らは、上部電極１２０を凹部１１５内に形成しないようにすれば、上部電極１２０と下部電極１１６とが短絡するのを防止することができ、高い信頼性を有する容量素子を提供し得ることに想到した。
［第１実施形態］
本発明の第１実施形態による容量素子及びその製造方法を図１乃至図６を用いて説明する。図１は、本実施形態による容量素子を示す断面図である。
（容量素子）
まず、本実施形態による容量素子について図１を用いて説明する。
図１に示すように、半導体基板１０には、素子領域１２を画定する素子分離領域１４が形成されている。半導体基板１０としては、例えばＰ型の半導体基板、より具体的にはＰ型のシリコン基板が用いられている。素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。
素子領域１２の近傍の素子分離領域１４には、凹部１５が形成されている。
素子領域１２には、例えばＰ型のウェル（図示せず）が形成されている。
素子領域１２内には、例えばＮ＋型の高濃度不純物拡散層より成る下部電極１６が形成されている。ドーパント不純物としては、例えば砒素（Ａｓ＋）が用いられている。下部電極１６は、素子分離領域１４に接するように形成されている。下部電極１６中におけるドーパント不純物の濃度のピーク値は、例えば１×１０２０ｃｍ−３以上となっている。下部電極１６の不純物濃度をこのように高く設定しているのは、下部電極１６の空乏化を抑制するためである。
下部電極１６上には、誘電体膜（容量誘電体膜）１８が形成されている。誘電体膜１８は、Ｎ＋型の高濃度不純物拡散層１６を熱酸化することにより形成されている。ドーパント不純物が高濃度に導入された領域１６を熱酸化した場合には、ドーパント不純物が高濃度で導入されていない領域を熱酸化する場合と比較して、酸化が速い速度で進行する。酸化が速い速度で進行するのは、ドーパント不純物により酸化が促進されるためである。このため、ドーパント不純物が高濃度に導入された領域１６と不純物が高濃度に導入されていない領域とを同時に熱酸化した場合には、ドーパント不純物が高濃度に導入された領域１６の表面に形成される酸化膜１８の膜厚は、ドーパント不純物が高濃度に導入されていない領域の表面に形成される酸化膜の膜厚より厚くなる。ドーパント不純物が高濃度に導入されていないシリコン基板の表面に例えば７ｎｍ程度の酸化膜が形成されるような条件では、不純物が高濃度に導入されているシリコン基板の表面には、例えば１４ｎｍ程度の酸化膜が形成される。このような現象は増速酸化と称され、このようにして形成された酸化膜は増速酸化膜と称される。下部電極１６中におけるドーパント不純物の濃度のピーク値を例えば１×１０２０ｃｍ−３以上とすれば、増速酸化により十分に厚い誘電体膜１８を形成することが可能である。
増速酸化膜より成る誘電体膜１８上には、上部電極２０が形成されている。上部電極２０としては、例えば不純物が導入されたポリシリコン膜（ドープトポリシリコン膜）が用いられている。上部電極２０は、素子分離領域１４上に形成されていない。本実施形態で、上部電極２０を素子分離領域１４上に形成していないのは、下部電極１６と上部電極２０とが凹部１５において短絡するのを防止するためである。
下部電極１６と誘電体膜１８と上部電極２０とにより、キャパシタ２２が構成されている。
キャパシタ２２が形成された半導体基板１０上には、エッチングストッパ膜２４が形成されている。エッチングストッパ膜２４としては、例えばシリコン窒化膜が用いられている。
エッチングストッパ膜２４が形成された半導体基板１０上には、層間絶縁膜２６が形成されている。層間絶縁膜２６としては、例えばシリコン酸化膜が用いられている。
層間絶縁膜２６及びエッチングストッパ膜２４には、下部電極１６に達するコンタクトホール２８ａと、上部電極２０に達するコンタクトホール２８ｂとが形成されている。
コンタクトホール２８ａ、２８ｂ内には、それぞれ導体プラグ３０ａ、３０ｂが埋め込まれている。導体プラグ３０ａ、３０ｂの材料としては、タングステンが用いられている。
図２は、コンタクトの密度と歩留りとの関係を示すグラフである。横軸は、導体プラグ３０ａによるコンタクトの密度を示している。縦軸は、歩留りを示している。図２から分かるように、導体プラグ３０ａによるコンタクトの密度は、例えば０．０１個／μｍ２以下に設定することが好ましい。
こうして本実施形態による容量素子３２が構成されている。
（評価結果）
次に、本実施形態による容量素子の評価結果を図３を用いて説明する。図３は、本実施形態による容量素子の故障率を示すグラフである。グラフの形式は、ワイブルプロットである。横軸は、絶縁破壊が生じるまでに要する総注入電荷量ＱＢＤ（Ｃ／ｃｍ２）を示している。縦軸は、故障率ｌｎ（１／１−Ｆ（ｔ））を示している。なお、Ｆ（ｔ）は故障分布関数である。
図３から分かるように、絶縁破壊を生じさせるのに要する総注入電荷量ＱＢＤは約１０Ｃ／ｃｍ２以上である。また、絶縁破壊を生じさせるのに要する総注入電荷量ＱＢＤのバラツキは、極めて小さい。これらのことから、本実施形態によれば、高い信頼性を有する容量素子を提供し得ることが分かる。
（容量素子の製造方法）
次に、本実施形態による容量素子の製造方法を図４乃至図６を用いて説明する。図４乃至図６は、本実施形態による容量素子の製造方法を示す工程断面図である。
まず、図４（ａ）に示すように、例えばＳＴＩ法により、半導体基板１０に素子分離領域１４を形成する。半導体基板１０としては、例えばシリコン基板を用いる。素子分離領域１４により素子領域１２が画定される。
次に、熱酸化法により、半導体基板１０の表面に犠牲酸化膜３４を形成する。
次に、素子領域１２にドーパント不純物を導入することにより、半導体基板１０内に例えばＰ型のウェル（図示せず）を形成する。
次に、全面に、例えばスピンコート法により、フォトレジスト膜３６を形成する。
次に、図４（ｂ）に示すように、フォトリソグラフィ技術により、フォトレジスト膜３６に開口部３８を形成する。この際、開口部３８は、素子領域１２のみならず、素子領域１２の周囲における素子分離領域１４をも露出するように形成する。
次に、フォトレジスト膜３６をマスクとして、例えばイオン注入法により、素子領域１２に例えばＮ型のドーパント不純物を高濃度に導入する。この際、素子領域１２の周囲における素子分離領域１４にもドーパント不純物が導入される。ドーパント不純物は、犠牲酸化膜３４を貫いて、半導体基板１０内に導入される。ドーパント不純物としては、例えば砒素（Ａｓ＋）を用いる。イオン注入条件は、例えば、加速電圧を６０ｋｅＶ、ドーズ量を１．０×１０１５ｃｍ−２とする。こうして、素子領域１２に、高濃度不純物拡散層より成る下部電極１６が形成される。
次に、図４（ｃ）に示すように、例えばフッ酸溶液を用い、半導体基板１０表面の犠牲酸化膜３４をエッチング除去する。素子領域１２の周囲における素子分離領域１４にドーパント不純物が予め高濃度に導入されているため、犠牲酸化膜３４を除去する際には、素子領域１２の周囲における素子分離領域１４が深くエッチングされる。これにより、素子領域１２の周囲における素子分離領域１４に凹部１５が形成される。
次に、図５（ａ）に示すように、熱酸化法により、シリコン酸化膜より成る誘電体膜１８を形成する。誘電体膜１８の膜厚は、１４ｎｍ程度とする。誘電体膜１８を形成する際には、成膜室内の温度を８００℃程度とする。成膜室内の雰囲気は、水蒸気とＤＣＥ（Dichloroethane、ジクロロエタン）とを混合した雰囲気とする。ドーパント不純物が高濃度に導入された領域１６を熱酸化することにより誘電体膜１８を形成するため、ドーパント不純物の存在に起因して増速酸化が起こり、誘電体膜１８の膜厚は比較的厚くなる。
次に、例えばＣＶＤ法により、ドーパント不純物が導入されたポリシリコン膜を形成する。ポリシリコン膜を形成する際の成膜条件は、例えば６２０℃程度とする。
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングする。ポリシリコン膜をパターニングする際には、ポリシリコン膜が素子分離領域１４上に存在しないように、ポリシリコン膜をパターニングする。こうして、ポリシリコン膜より成る上部電極２０が形成される（図５（ｂ）参照）。
次に、図５（ｃ）に示すように、全面に、例えばプラズマＣＶＤ法により、シリコン窒化膜２４を形成する。シリコン窒化膜２４の膜厚は、例えば５０ｎｍ程度とする。シリコン窒化膜２４は、エッチングストッパ膜として機能するものである。
次に、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜より成る層間絶縁膜２６を形成する。層間絶縁膜２６の膜厚は、例えば９５０ｎｍ程度とする。
次に、ＣＭＰ法により、層間絶縁膜２６の表面を研磨する。これにより、層間絶縁膜２６の表面が平坦化される。
次に、図６（ａ）に示すように、フォトリソグラフィ技術を用い、シリコン窒化膜２４をエッチングストッパとして、層間絶縁膜２６にコンタクトホール２８ａ、２８ｂを形成する。層間絶縁膜２６にコンタクトホール２８ａ、２８ｂを形成する際には、ドライエッチングを用いる。エッチングガスとしては、例えばＣＦ系のエッチングガスを用いる。エッチング装置としては、例えば高密度プラズマエッチング装置を用いる。シリコン窒化膜２４に対して高い選択比で層間絶縁膜２６をエッチングすることにより、シリコン窒化膜２４により確実にエッチングをストップさせることができる。
次に、図６（ｂ）に示すように、コンタクトホール２８ａ、２８ｂ内に露出しているシリコン窒化膜２４等をエッチングする。これにより、上部電極２０に達するコンタクトホール２８ｂと下部電極１６に達するコンタクトホール２８ａとが形成される。
次に、例えばＣＶＤ法により、チタン膜（図示せず）と窒化チタン膜（図示せず）とを順次成膜する。これにより、チタン膜と窒化チタン膜とから成るバリアメタル膜（図示せず）が形成される。チタン膜の膜厚は、例えば１０ｎｍ程度とする。窒化チタン膜の膜厚は、例えば２０ｎｍ程度とする。
次に、例えばＣＶＤ法により、タングステン膜を形成する。タングステン膜の膜厚は、例えば３００ｎｍ程度とする。
次に、例えばＣＭＰ法により、層間絶縁膜２６の表面が露出するまで、タングステン膜及びバリアメタル膜を研磨する。こうして、コンタクトホール２８ａ、２８ｂ内に、タングステンより成る導体プラグ（コンタクトプラグ）３０ａ、３０ｂが埋め込まれる（図６（ｃ）参照）。
こうして、本実施形態による半導体装置が製造される。
本実施形態による容量素子は、下部電極１６が素子分離領域１４に接するように形成されている一方、上部電極２０が素子分離領域１４上に形成されていないことに主な特徴の一つがある。
本実施形態によれば、上部電極２０が素子分離領域１４上に形成されていないため、上部電極２０と下部電極１６とが素子分離領域１４の凹部１５内において短絡してしまうのを防止することができる。従って、本実施形態によれば、信頼性の高い容量素子を提供することができる。
また、本実施形態による容量素子は、キャパシタ２２を覆うようにエッチングストッパ膜２４が形成されていることにも主な特徴の一つがある。
コンタクトホール２８ａ、２８ｂを形成する際における第１段階のエッチングでは、シリコン窒化膜２４をエッチングストッパとして層間絶縁膜２６を高い選択比でエッチングするため、シリコン窒化膜２４によりエッチングを確実にストップさせることができる。コンタクトホール２８ａ、２８ｂを形成する際における第２段階のエッチングでは、除去すべきシリコン窒化膜２４等は極めて薄いため、エッチング量の制御は極めて容易である。このため、本実施形態によれば、下部電極１６や上部電極２０にダメージが生ずるのを防止することができる。従って、本実施形態によれば、より高い信頼性を有する容量素子を提供することができる。
なお、上部電極と下部電極とが素子分離領域の凹部内において短絡してしまうのを防止しうる本願発明の技術は、特許文献１〜３のいずれにも開示も示唆もされていない。
また、エッチングストッパ膜を用いることにより下部電極や上部電極にダメージが生ずるのを防止し、信頼性の向上を実現し得る本願発明の技術も、特許文献１〜３のいずれにも開示も示唆もされていない。
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図７乃至図１１を用いて説明する。図７は、本実施形態による半導体装置を示す断面図である。図１乃至図６に示す第１実施形態による容量素子及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
（半導体装置）
本実施形態による半導体装置は、トランジスタ４０等の半導体素子と、第１実施形態による容量素子３２とが同一の半導体基板１０上に形成されていることに主な特徴がある。
図７に示すように、素子分離領域１４により画定された素子領域１２ａの表面には、ゲート絶縁膜１８ａが形成されている。ゲート絶縁膜１８ａの膜厚は、誘電体膜１８の膜厚より薄くなっている。ゲート絶縁膜１８ａの膜厚は、例えば７ｎｍとなっている。トランジスタ４０のゲート絶縁膜１８ａの膜厚が容量素子３２の誘電体膜１８の膜厚より薄くなっているのは、トランジスタ４０を形成するための素子領域１２ａにはドーパント不純物が高濃度に導入されていないため、増速拡散が生じないためである。ゲート絶縁膜１８ａは、不純物が高濃度に導入されていない素子領域１２ａ上に形成されているため、良好な膜質となっている。
素子領域１２ａ上及び素子分離領域１４上には、ゲート電極２０ａが形成されている。ゲート電極２０ａとしては、例えばドーパント不純物が導入されたポリシリコン膜が用いられている。容量素子３２の上部電極とトランジスタ４０のゲート電極２０ａとは、同一導電膜により構成されている。
ゲート電極２０ａの側壁部分には、サイドウォール絶縁膜４２が形成されている。サイドウォール絶縁膜４２としては、例えばシリコン酸化膜が用いられている。
サイドウォール絶縁膜４２が形成されたゲート電極２０ａの両側の素子領域１２ａ内には、ソース／ドレイン拡散層（図示せず）が形成されている。
トランジスタ４０上及び容量素子３２上には、エッチングストッパ膜２４が形成されている。
エッチングストッパ膜２４上には、層間絶縁膜２６が形成されている。
層間絶縁膜２６及びエッチングストッパ膜２４には、ゲート電極２０ａに達するコンタクトホール２８ｃが形成されている。
コンタクトホール２８ｃには、導体プラグ３０ｃが埋め込まれている。
こうして本実施形態による半導体装置が構成されている。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図８乃至図１１を用いて説明する。図８乃至図１１は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、図８（ａ）に示すように、例えばＳＴＩ法により、素子領域１２、１２ａを画定する素子分離領域１４を形成する。こうして、容量素子３２を形成するための素子領域１２と、トランジスタ４０を形成するための素子領域１２ａとが、素子分離領域１４により画定される。
次に、熱酸化法により、半導体基板１０の表面に犠牲酸化膜３４を形成する。
次に、素子領域１２、１２ａにドーパント不純物を導入することにより、半導体基板１０内に、例えばＰ型のウェル（図示せず）を形成する。
次に、図８（ｂ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜３６を形成する。
次に、フォトリソグラフィ技術により、フォトレジスト膜３６に開口部３８を形成する。この際、開口部３８は、素子領域１２のみならず、素子領域１２の周囲における素子分離領域１４をも露出するように形成する。
次に、フォトレジスト膜３６をマスクとして、例えばイオン注入法により、素子領域１２にドーパント不純物を導入する。この際、素子領域１２の周囲の素子分離領域１４にもドーパント不純物が導入される。ドーパント不純物は、犠牲酸化膜３４を貫いて、半導体基板１０内に導入される。ドーパント不純物としては、例えば砒素（Ａｓ＋）を用いる。イオン注入条件は、例えば、加速電圧を６０ｋｅＶ、ドーズ量を１．０×１０１５ｃｍ−２とする。
次に、例えばフッ酸溶液を用い、半導体基板１０表面の犠牲酸化膜３４をエッチング除去する。
次に、図９（ａ）に示すように、熱酸化法により、半導体基板１０表面にシリコン酸化膜１８、１８ａを形成する。素子領域１２に形成されたシリコン酸化膜１８は、容量素子３２の誘電体膜となる。素子領域１２ａに形成されたシリコン酸化膜１８ａは、トランジスタ４０のゲート絶縁膜１８ａとなる。誘電体膜１８及びゲート絶縁膜１８ａを形成する際には、成膜室内の温度を８００℃程度とする。成膜室内の雰囲気は、水蒸気とＤＣＥ（Dichloroethane、ジクロロエタン）とを混合した雰囲気とする。素子領域１２においては、高濃度不純物拡散層１６の表面を熱酸化することにより誘電体膜１８を形成するため、ドーパント不純物の存在に起因して増速酸化が起こり、誘電体膜１８の膜厚ｄ１は比較的厚くなる。一方、素子領域１２ａにおいては、ドーパント不純物が高濃度に導入されていないため、増速酸化が起こることはなく、ゲート絶縁膜１８ａの膜厚ｄ２は比較的薄くなる。誘電体膜１８の膜厚ｄ１は、１４ｎｍ程度とする。ゲート絶縁膜１８ａの膜厚ｄ２は、例えば７ｎｍとする。
次に、例えばＣＶＤ法により、ポリシリコン膜を形成する。ポリシリコン膜を形成する際の成膜条件は、例えば６２０℃程度とする。
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングすることにより、上部電極１８とゲート電極１８ａとを形成する。ポリシリコン膜をパターニングする際には、上部電極１８が素子分離領域１４上に存在しないように、ポリシリコン膜をパターニングする。一方、ゲート電極１８ａについては、ゲート電極１８ａが素子領域１２及び素子分離領域１４上に位置するように、ポリシリコン膜をパターニングする（図９（ｂ）参照）。素子領域１２ａの近傍における素子分離領域１４には凹部１５が形成されていないため、ゲート電極１８ａを素子分離領域１４上に形成しても、ゲート電極１８ａと素子領域１２ａとが短絡することはない。
次に、図１０（ａ）に示すように、全面に、例えばプラズマＣＶＤ法により、シリコン窒化膜２４を形成する。シリコン窒化膜２４の膜厚は、例えば５０ｎｍ程度とする。シリコン窒化膜２４は、エッチングストッパ膜として機能するものである。
次に、全面に、例えばＣＶＤ法により、層間絶縁膜２６を形成する。層間絶縁膜２６の膜厚は、例えば９５０ｎｍ程度とする。
次に、ＣＭＰ法により、層間絶縁膜２６の表面を研磨する。これにより、層間絶縁膜２６の表面が平坦化される。
次に、図１０（ｂ）に示すように、フォトリソグラフィ技術を用い、シリコン窒化膜２４をエッチングストッパとして、層間絶縁膜２６にコンタクトホール２８ａ〜２８ｃを形成する。層間絶縁膜２６にコンタクトホール２８ａ〜２８ｃを形成する際には、ドライエッチングを用いる。エッチングガスとしては、例えばＣＦ系のエッチングガスを用いる。エッチング装置としては、例えば高密度プラズマエッチング装置を用いる。シリコン窒化膜２４に対して高い選択比で層間絶縁膜２６をエッチングすることにより、シリコン窒化膜２４でエッチングを確実にストップさせることができる。
次に、図１１（ａ）に示すように、コンタクトホール２８ａ〜２８ｃ内に露出しているシリコン窒化膜２４等をエッチングする。これにより、上部電極２０に達するコンタクトホール２８ｂと、下部電極１６に達するコンタクトホール２８ａと、ゲート電極２０ａに達するコンタクトホール２８ｃとが形成される。
次に、例えばＣＶＤ法により、チタン膜（図示せず）と窒化チタン膜（図示せず）とを順次成膜する。これにより、チタン膜と窒化チタン膜とから成るバリアメタル膜（図示せず）が形成される。チタン膜の膜厚は、例えば１０ｎｍ程度とする。窒化チタン膜の膜厚は、例えば２０ｎｍ程度とする。
次に、例えばＣＶＤ法により、タングステン膜を形成する。タングステン膜の膜厚は、例えば３００ｎｍ程度とする。
次に、例えばＣＭＰ法により、層間絶縁膜２６の表面が露出するまで、タングステン膜及びバリアメタル膜を研磨する。こうして、コンタクトホール２８ａ〜２８ｃ内に、タングステンより成る導体プラグ３０ａ〜３０ｃが埋め込まれる。
こうして、本実施形態による半導体装置が製造される（図１１（ｂ）参照）。
本実施形態による半導体装置は、上述したように、トランジスタ４０と第１実施形態による容量素子３２とが同一の半導体基板１０上に形成されていることに主な特徴がある。
本実施形態によれば、信頼性の高い容量素子３２を有しているため、信頼性の高い半導体装置を提供することができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、下部電極の導電型をＮ＋型としたが、下部電極の導電型はＮ＋型に限定されるものではない。例えば、素子領域１２にＮ型のウェルを形成し、Ｐ＋型の下部電極を形成してもよい。
（付記１）
半導体基板に形成された素子分離領域と、
前記素子分離領域により画定された素子領域内に形成された、不純物拡散層より成る下部電極と、
前記下部電極上に形成された熱酸化膜より成る誘電体膜と、
前記誘電体膜上に形成された上部電極と、
前記半導体基板上に前記上部電極を覆うように形成された絶縁層と、
前記下部電極に達する第１のコンタクトホール内に埋め込まれた第１の導体プラグと、
前記上部電極に達する第２のコンタクトホール内に埋め込まれた第２の導体プラグとを有し、
前記上部電極が前記素子分離領域上に形成されていない
ことを特徴とする容量素子。
（付記２）
付記１記載の容量素子において、
前記素子領域の近傍の前記素子分離領域に凹部が形成されている
ことを特徴とする容量素子。
（付記３）
付記１又は２記載の半導体装置において、
前記素子分離領域は、前記半導体基板に形成された溝内に埋め込まれている
ことを特徴とする容量素子。
（付記４）
付記１乃至３のいずれかに記載の容量素子において、
前記下部電極中における不純物濃度のピーク値は、１×１０２０ｃｍ−３以上である
ことを特徴とする容量素子。
（付記５）
付記１乃至４のいずれかに記載の容量素子において、
前記絶縁層の下に形成され、前記絶縁層とエッチング特性が異なるエッチングストッパ膜を更に有する
ことを特徴とする容量素子。
（付記６）
付記１乃至５のいずれかに記載の容量素子において、
前記半導体基板は、シリコン基板より成り、
前記上部電極は、ポリシリコンより成る
ことを特徴とする容量素子。
（付記７）
半導体基板に形成された素子分離領域と、
前記素子分離領域により画定された第１の素子領域上に形成された、熱酸化膜より成るゲート絶縁膜と；前記ゲート絶縁膜上及び前記素子分離領域上に形成されたゲート電極とを有するトランジスタと、
前記素子分離領域により画定された第２の素子領域内に形成された、不純物拡散層より成る下部電極と；前記下部電極上に形成された、前記ゲート絶縁膜より厚い熱酸化膜より成る誘電体膜と；前記誘電体膜上に形成された上部電極とを有する容量素子と、
前記半導体基板上に前記トランジスタ及び前記容量素子を覆うように形成された絶縁層と、
前記下部電極に達する第１のコンタクトホール内に埋め込まれた第１の導体プラグと、
前記上部電極に達する第２のコンタクトホール内に埋め込まれた第２の導体プラグと、
前記ゲート電極に達する第３のコンタクトホール内に埋め込まれた第３の導体プラグとを有し、
前記容量素子の前記上部電極が前記素子分離領域上に形成されていない
ことを特徴とする半導体装置。
（付記８）
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域により画定された素子領域の表面に犠牲酸化膜を形成する工程と、
前記素子領域を含む領域に不純物を導入することにより、不純物拡散層より成る下部電極を形成する工程と、
前記犠牲酸化膜を除去するエッチング除去する工程と、
熱酸化法により、前記不純物拡散層の表面に誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と、
前記上部電極を覆うように絶縁層を形成する工程と、
前記絶縁層をエッチングし、前記下部電極に達する第１のコンタクトホールと前記上部電極に達する第２のコンタクトホールとを形成する工程と、
前記第１のコンタクトホール内に第１の導体プラグと埋め込むとともに、前記第２のコンタクトホール内に第２の導体プラグを埋め込む工程とを有し、
前記上部電極を形成する工程では、前記素子分離領域上に前記上部電極を形成しない
ことを特徴とする容量素子の製造方法。
（付記９）
付記８記載の容量素子の製造方法において、
前記素子分離領域を形成する工程は、前記半導体基板に溝を形成する工程と、前記溝内及び前記半導体基板上に他の絶縁層を形成する工程と、前記溝内を除く部分の前記他の絶縁層を研磨し、前記他の絶縁層より成る前記素子分離領域を形成する工程とを有する
ことを特徴とする容量素子の製造方法。
（付記１０）
付記８又は９記載の容量素子の製造方法において、
前記下部電極を形成する工程では、不純物濃度のピーク値が１×１０２０ｃｍ−３以上となるように不純物を導入する
ことを特徴とする容量素子の製造方法。
（付記１１）
付記８乃至１０のいずれかに記載の容量素子の製造方法において、
前記上部電極を形成する工程の後、前記絶縁層を形成する工程の前に、前記絶縁層とエッチング特性が異なるエッチングストッパ膜を、前記上部電極を覆うように形成する工程を更に有し、
前記第１のコンタクトホール及び前記第２のコンタクトホールを形成する工程は、前記エッチングストッパ膜に対して高い選択比で前記絶縁層をエッチングすることにより、前記第１のコンタクトホール及び前記第２のコンタクトホールを前記エッチングストッパ膜に達するように形成する工程と、前記第１のコンタクトホール及び前記第２のコンタクトホール内に露出した前記エッチングストッパ膜をエッチング除去し、前記第１のコンタクトホールを前記上部電極に達するように形成するとともに、前記第２のコンタクトホールを前記下部電極に達するように形成する工程とを有する
ことを特徴とする容量素子の製造方法。
（付記１２）
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域により画定された素子領域の表面、及び、前記素子分離領域により画定された他の素子領域の表面に、犠牲酸化膜を形成する工程と、
前記他の素子領域を含む領域に不純物を導入することにより、不純物拡散層より成る下部電極を形成する工程と、
前記犠牲酸化膜をエッチング除去する工程と、
熱酸化法により、前記素子領域の表面にゲート絶縁膜を形成するとともに、前記不純物拡散層の表面に前記ゲート絶縁膜より厚い誘電体膜を形成する工程と、
前記ゲート絶縁膜上及び前記素子分離領域上にゲート電極を形成するとともに、前記誘電体膜上に上部電極を形成する工程と、
前記ゲート電極及び前記上部電極を覆うように絶縁層を形成する工程と、
前記絶縁層をエッチングし、前記下部電極に達する第１のコンタクトホールと、前記上部電極に達する第２のコンタクトホールと、前記ゲート電極に達する第３のコンタクトホールとを形成する工程と、
前記第１のコンタクトホール内、前記第２のコンタクトホール内、及び前記第３のコンタクトホール内に、第１の導体プラグ、第２の導体プラグ及び第３の導体プラグをそれぞれ埋め込む工程とを有し、
前記上部電極を形成する工程では、前記素子分離領域上に前記上部電極を形成しない
ことを特徴とする半導体装置の製造方法。
本発明の第１実施形態による容量素子を示す断面図である。 コンタクトの密度と歩留りとの関係を示すグラフである。 本発明の第１実施形態による容量素子の故障率を示すグラフである。 本発明の第１実施形態による容量素子の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による容量素子の製造方法を示す工程断面図（その２）である。 本発明の第１実施形態による容量素子の製造方法を示す工程断面図（その３）である。 本発明の第２実施形態による半導体装置を示す断面図である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 提案されている容量素子の概略を示す断面図である。 提案されている容量素子の故障率を示すグラフである。 提案されている容量素子の製造方法を示す工程断面図（その１）である。 提案されている容量素子の製造方法を示す工程断面図（その２）である。
符号の説明
１０…半導体基板
１２、１２ａ…素子領域
１４…素子分離領域
１５…凹部
１６…下部電極
１８…誘電体膜
２０…上部電極
２２…キャパシタ
２４…シリコン窒化膜、エッチングストッパ膜
２６…層間絶縁膜
２８…コンタクトホール
３０…導体プラグ
３２…容量素子
３４…犠牲酸化膜
３６…フォトレジスト膜
３８…開口部
４０…トランジスタ
４２…サイドウォール絶縁膜
１１０…半導体基板
１１２…素子領域
１１４…素子分離領域
１１５…凹部
１１６…下部電極
１１８…誘電体膜
１２０…上部電極
１２２…キャパシタ
１２６…層間絶縁膜
１２８…コンタクトホール
１３０…導体プラグ
１３２…容量素子
１３４…犠牲酸化膜
１３６…フォトレジスト膜
１３８…開口部

Claims (10)

  1. 半導体基板に形成された素子分離領域と、
    前記素子分離領域により画定された素子領域内に形成された、不純物拡散層より成る下部電極と、
    前記下部電極上に形成された熱酸化膜より成る誘電体膜と、
    前記誘電体膜上に形成された上部電極と、
    前記半導体基板上に前記上部電極を覆うように形成された絶縁層と、
    前記下部電極に達する第１のコンタクトホール内に埋め込まれた第１の導体プラグと、
    前記上部電極に達する第２のコンタクトホール内に埋め込まれた第２の導体プラグとを有し、
    前記上部電極が前記素子分離領域上に形成されていない
    ことを特徴とする容量素子。
  2. 請求項１記載の容量素子において、
    前記素子領域の近傍の前記素子分離領域に凹部が形成されている
    ことを特徴とする容量素子。
  3. 請求項１又は２記載の半導体装置において、
    前記素子分離領域は、前記半導体基板に形成された溝内に埋め込まれている
    ことを特徴とする容量素子。
  4. 請求項１乃至３のいずれか１項に記載の容量素子において、
    前記下部電極中における不純物濃度のピーク値は、１×１０２０ｃｍ−３以上である
    ことを特徴とする容量素子。
  5. 請求項１乃至４のいずれか１項に記載の容量素子において、
    前記絶縁層の下に形成され、前記絶縁層とエッチング特性が異なるエッチングストッパ膜を更に有する
    ことを特徴とする容量素子。
  6. 半導体基板に形成された素子分離領域と、
    前記素子分離領域により画定された第１の素子領域上に形成された、熱酸化膜より成るゲート絶縁膜と；前記ゲート絶縁膜上及び前記素子分離領域上に形成されたゲート電極とを有するトランジスタと、
    前記素子分離領域により画定された第２の素子領域内に形成された、不純物拡散層より成る下部電極と；前記下部電極上に形成された、前記ゲート絶縁膜より厚い熱酸化膜より成る誘電体膜と；前記誘電体膜上に形成された上部電極とを有する容量素子と、
    前記半導体基板上に前記トランジスタ及び前記容量素子を覆うように形成された絶縁層と、
    前記下部電極に達する第１のコンタクトホール内に埋め込まれた第１の導体プラグと、
    前記上部電極に達する第２のコンタクトホール内に埋め込まれた第２の導体プラグと、
    前記ゲート電極に達する第３のコンタクトホール内に埋め込まれた第３の導体プラグとを有し、
    前記容量素子の前記上部電極が前記素子分離領域上に形成されていない
    ことを特徴とする半導体装置。
  7. 半導体基板に素子分離領域を形成する工程と、
    前記素子分離領域により画定された素子領域の表面に犠牲酸化膜を形成する工程と、
    前記素子領域を含む領域に不純物を導入することにより、不純物拡散層より成る下部電極を形成する工程と、
    前記犠牲酸化膜を除去するエッチング除去する工程と、
    熱酸化法により、前記不純物拡散層の表面に誘電体膜を形成する工程と、
    前記誘電体膜上に上部電極を形成する工程と、
    前記上部電極を覆うように絶縁層を形成する工程と、
    前記絶縁層をエッチングし、前記下部電極に達する第１のコンタクトホールと前記上部電極に達する第２のコンタクトホールとを形成する工程と、
    前記第１のコンタクトホール内に第１の導体プラグと埋め込むとともに、前記第２のコンタクトホール内に第２の導体プラグを埋め込む工程とを有し、
    前記上部電極を形成する工程では、前記素子分離領域上に前記上部電極を形成しない
    ことを特徴とする容量素子の製造方法。
  8. 請求項７記載の容量素子の製造方法において、
    前記下部電極を形成する工程では、不純物濃度のピーク値が１×１０２０ｃｍ−３以上となるように不純物を導入する
    ことを特徴とする容量素子の製造方法。
  9. 請求項７又は８記載の容量素子の製造方法において、
    前記上部電極を形成する工程の後、前記絶縁層を形成する工程の前に、前記絶縁層とエッチング特性が異なるエッチングストッパ膜を、前記上部電極を覆うように形成する工程を更に有し、
    前記第１のコンタクトホール及び前記第２のコンタクトホールを形成する工程は、前記エッチングストッパ膜に対して高い選択比で前記絶縁層をエッチングすることにより、前記第１のコンタクトホール及び前記第２のコンタクトホールを前記エッチングストッパ膜に達するように形成する工程と、前記第１のコンタクトホール及び前記第２のコンタクトホール内に露出した前記エッチングストッパ膜をエッチング除去し、前記第１のコンタクトホールを前記上部電極に達するように形成するとともに、前記第２のコンタクトホールを前記下部電極に達するように形成する工程とを有する
    ことを特徴とする容量素子の製造方法。
  10. 半導体基板に素子分離領域を形成する工程と、
    前記素子分離領域により画定された素子領域の表面、及び、前記素子分離領域により画定された他の素子領域の表面に、犠牲酸化膜を形成する工程と、
    前記他の素子領域を含む領域に不純物を導入することにより、不純物拡散層より成る下部電極を形成する工程と、
    前記犠牲酸化膜をエッチング除去する工程と、
    熱酸化法により、前記素子領域の表面にゲート絶縁膜を形成するとともに、前記不純物拡散層の表面に前記ゲート絶縁膜より厚い誘電体膜を形成する工程と、
    前記ゲート絶縁膜上及び前記素子分離領域上にゲート電極を形成するとともに、前記誘電体膜上に上部電極を形成する工程と、
    前記ゲート電極及び前記上部電極を覆うように絶縁層を形成する工程と、
    前記絶縁層をエッチングし、前記下部電極に達する第１のコンタクトホールと、前記上部電極に達する第２のコンタクトホールと、前記ゲート電極に達する第３のコンタクトホールとを形成する工程と、
    前記第１のコンタクトホール内、前記第２のコンタクトホール内、及び前記第３のコンタクトホール内に、第１の導体プラグ、第２の導体プラグ及び第３の導体プラグをそれぞれ埋め込む工程とを有し、
    前記上部電極を形成する工程では、前記素子分離領域上に前記上部電極を形成しない
    ことを特徴とする半導体装置の製造方法。
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