JPH01140653A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH01140653A JPH01140653A JP29750787A JP29750787A JPH01140653A JP H01140653 A JPH01140653 A JP H01140653A JP 29750787 A JP29750787 A JP 29750787A JP 29750787 A JP29750787 A JP 29750787A JP H01140653 A JPH01140653 A JP H01140653A
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- oxide film
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置における容量素子形成技術に関し、
特に微細リニアＩＣにおけるＭＩＳ（金属・誘電体・半
導体）容量の容量値高精度化技術に関する。
特に微細リニアＩＣにおけるＭＩＳ（金属・誘電体・半
導体）容量の容量値高精度化技術に関する。
ＩＣにおける容量については、丸善■発行１９６８年６
月集樗回路ハンドブックｐ ４９８−４９９に記載され
ているよう忙、拡散接合を利用したものと、ＳｉＯ２な
どの絶縁膜を用いたものとがあり、後者は極性がなく、
電圧変調がない、等の点で前者のもつ欠点がない。本題
は後者に係るものである。
月集樗回路ハンドブックｐ ４９８−４９９に記載され
ているよう忙、拡散接合を利用したものと、ＳｉＯ２な
どの絶縁膜を用いたものとがあり、後者は極性がなく、
電圧変調がない、等の点で前者のもつ欠点がない。本題
は後者に係るものである。
本出願人において、現在、微細リニアプロセスでは誘電
体膜としてＣｖＤ−８ｉ０２膜を利用した容量構造が採
用されている。
体膜としてＣｖＤ−８ｉ０２膜を利用した容量構造が採
用されている。
この技術は第６図に示すように、アイソブレーナ技術に
よる厚い酸化膜５により囲まれた低比抵抗半導体島領域
２の表面上にうすい（６００Ａ）熱酸化膜６を介して厚
さ２０００〜３０００ＡのＣＶＤ−３ｉＯ１膜１４を形
成し、この上に一方の電極囚を設げ、上記ＣｖＤ−８ｉ
Ｏ７膜の一部を取り除いて半導体領域にコンタクトする
他方の電極ＣＢ）を設けたものである。
よる厚い酸化膜５により囲まれた低比抵抗半導体島領域
２の表面上にうすい（６００Ａ）熱酸化膜６を介して厚
さ２０００〜３０００ＡのＣＶＤ−３ｉＯ１膜１４を形
成し、この上に一方の電極囚を設げ、上記ＣｖＤ−８ｉ
Ｏ７膜の一部を取り除いて半導体領域にコンタクトする
他方の電極ＣＢ）を設けたものである。
上述した従来技術によれば、誘電体膜に使われているＣ
ＶＤ−３ｉＯ，は膜厚精度がばらつき（たとえば±１５
％）、後工程でのエツチングで削ることでもばらつきが
あり、全体として容量値精度のばらつきが±３０％と大
きい。
ＶＤ−３ｉＯ，は膜厚精度がばらつき（たとえば±１５
％）、後工程でのエツチングで削ることでもばらつきが
あり、全体として容量値精度のばらつきが±３０％と大
きい。
ＣｖＤ−８ｉＯ８に代りてシリコン窒化物（Ｓ ｔ ｓ
Ｎ４ ）膜をｐ電体膜に使用（単独）した場合、膜厚
制御性は比較的によい（±５％）が、Ｓｉ基体に直接に
Ｓｉ３Ｎ４を付着させると、電子トラップのためにチャ
ージによるヒステリセス現象を生じやすく、これがリー
ク電流、極性依存性の原因となりた。
Ｎ４ ）膜をｐ電体膜に使用（単独）した場合、膜厚
制御性は比較的によい（±５％）が、Ｓｉ基体に直接に
Ｓｉ３Ｎ４を付着させると、電子トラップのためにチャ
ージによるヒステリセス現象を生じやすく、これがリー
ク電流、極性依存性の原因となりた。
本発明は上記した問題点を克服するため罠なされたもの
であり、その目的は膜厚精度がよく、ヒステリセス現象
やリークのない容量素子形成技術を提供することにある
。
であり、その目的は膜厚精度がよく、ヒステリセス現象
やリークのない容量素子形成技術を提供することにある
。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述および添付図面からあきらかになろう。
明細書の記述および添付図面からあきらかになろう。
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである◎すなわち、半
導体基体表面に金属・誘電体膜・半導体からなる容量素
子を有する半導体装置において、上記誘を体膜は半導体
酸化膜の上に重ねて半導体窒化膜を形成したものである
。
を簡単に説明すれば下記のとおりである◎すなわち、半
導体基体表面に金属・誘電体膜・半導体からなる容量素
子を有する半導体装置において、上記誘を体膜は半導体
酸化膜の上に重ねて半導体窒化膜を形成したものである
。
上記した手段によれば、誘電体膜に半導体窒化膜を使用
することにより膜厚のばらつきがなく、半導体酸化膜を
介在させることでヒステリセス・リーク等を回避するこ
とができ前記目的を達成できる。
することにより膜厚のばらつきがなく、半導体酸化膜を
介在させることでヒステリセス・リーク等を回避するこ
とができ前記目的を達成できる。
第１図乃至第４図は本発明の一実施例を示すものであっ
て、微細リニアプロセスにおける半導体容量素子製造プ
ロセスの工程断面図である。以下工程順忙説明する。
て、微細リニアプロセスにおける半導体容量素子製造プ
ロセスの工程断面図である。以下工程順忙説明する。
（１１第１図に示すようにｐ−型Ｓｉ基板（サブストレ
ート）１の表面Ｋｎ＋埋込層３及びｐ分離埋込層４を拡
散してその上にエピタキシャルｎ−３ｉ層２を成長させ
、このｎ″″Ｓｉ″Ｓｉ層２かの島領域（２ａ）（２ｂ
）に分離するアイソプレーナ酸化膜５を形成したものを
用意する。熱酸化によりｎ″″Ｓｉ層表面にＳｉｎｇ膜
６をたとえば膜厚５００Ａ程度に生成する。
ート）１の表面Ｋｎ＋埋込層３及びｐ分離埋込層４を拡
散してその上にエピタキシャルｎ−３ｉ層２を成長させ
、このｎ″″Ｓｉ″Ｓｉ層２かの島領域（２ａ）（２ｂ
）に分離するアイソプレーナ酸化膜５を形成したものを
用意する。熱酸化によりｎ″″Ｓｉ層表面にＳｉｎｇ膜
６をたとえば膜厚５００Ａ程度に生成する。
（２）容量を形成する島領域Ｓｉ層（２ａ）の上に、第
２図に示すように、５ｉａＮ４膜７を膜厚５００Ａ程度
に生成する。
２図に示すように、５ｉａＮ４膜７を膜厚５００Ａ程度
に生成する。
さらに上記Ｓｉ３Ｎ４膜７をマスクとして他の島領域８
１層（２ｂ）内にＰ （ＩＪン）イオン打込みを深く行
い、ｎ＋埋込層３に達する拡散を行うことによりコレク
タ取出しくＣＮ）層８を形成する。
１層（２ｂ）内にＰ （ＩＪン）イオン打込みを深く行
い、ｎ＋埋込層３に達する拡散を行うことによりコレク
タ取出しくＣＮ）層８を形成する。
（３１第３図に示すように、容量を形成する部分以外を
レジスト９で覆い、高濃度ｐ”（リン）をＳｉ３Ｎ４膜
７を通してＳｉ層表面にイオン打込みを行い、ｎ 拡散
層１０を形成する。
レジスト９で覆い、高濃度ｐ”（リン）をＳｉ３Ｎ４膜
７を通してＳｉ層表面にイオン打込みを行い、ｎ 拡散
層１０を形成する。
（４＋ Ｓｉ３Ｎ＜ 膜７の不要部を取り除き、パシ
ベーションのためのＣＶＤ−８ｉＯ，膜１１を形成した
後、コンタクト孔あけを行い、ＡＪ［１２，１３を蒸着
、Ａ１ホトエッチ工程を経て第４図に示すようにＳｉ、
Ｎ、膜７上にＡ１電極Ａと、ｎ＋拡散層１０に接続する
ＡＡ＊極Ｂのパターンを形成し、容量素子を完成する。
ベーションのためのＣＶＤ−８ｉＯ，膜１１を形成した
後、コンタクト孔あけを行い、ＡＪ［１２，１３を蒸着
、Ａ１ホトエッチ工程を経て第４図に示すようにＳｉ、
Ｎ、膜７上にＡ１電極Ａと、ｎ＋拡散層１０に接続する
ＡＡ＊極Ｂのパターンを形成し、容量素子を完成する。
上記した実施例によれば下記の作用効果が得られる。
中 Ｓｉ、Ｎ、の誘電率はＳｉｎ、のそれが３．８であ
るのに対し〜７．０と高く、このＳ ｉ ｓ Ｎ４を使
うことにより単位面積当りの容量値が向上する。
るのに対し〜７．０と高く、このＳ ｉ ｓ Ｎ４を使
うことにより単位面積当りの容量値が向上する。
（２１Ｓｉ３Ｎ４は膜厚精度がよく、デポジット時士５
％であり、容量精度も従来の±３０％から±５％に向上
する。
％であり、容量精度も従来の±３０％から±５％に向上
する。
（３１Ｓ ｉ３ Ｎ４／ Ｓ ｔ ＯＨの２層構造とす
ることにより、Ｓｉ３Ｎ４単独の場合のようなヒステリ
セス現象ヤリーク電流発生を回避することができる。
ることにより、Ｓｉ３Ｎ４単独の場合のようなヒステリ
セス現象ヤリーク電流発生を回避することができる。
（４１Ｓｉ３Ｎ４をＣＮ拡散マスクに利用することによ
りバイポーラプロセスにおける工程数、コストを増加す
ることはない。
りバイポーラプロセスにおける工程数、コストを増加す
ることはない。
（５）上記（１１より高精度容量素子が形成できフィル
タ等のＩＣへの取り込みが可能となった。
タ等のＩＣへの取り込みが可能となった。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能である。
たとえば、電極Ｂの塊出しを同じ島領域からとらないで
第５図に示すように埋込層３を介して他の島領域のコレ
クタ取出しくＣＮ）層８から電極Ｂの取出しを行っても
よい。この場合、島領域いっばいに容量素子を形成する
ことができる。なお、芥量の形成された島領域のｎｆｉ
内へのリンイオン打込みは充分に深く形成することが必
要である。
第５図に示すように埋込層３を介して他の島領域のコレ
クタ取出しくＣＮ）層８から電極Ｂの取出しを行っても
よい。この場合、島領域いっばいに容量素子を形成する
ことができる。なお、芥量の形成された島領域のｎｆｉ
内へのリンイオン打込みは充分に深く形成することが必
要である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、容量値が高く、かつばらつきがなく、ヒステ
リシス現象やリークを流のない容量素子を提供できる。
リシス現象やリークを流のない容量素子を提供できる。
第１因乃至第４図は本発明の一実施例を示し、半導偉容
ｆｋ素子の製造プロセスにおける一部工程断面図である
。 第５図は本発明の他の一実施例を示す半導偉容を素子の
一部断面図である。 第６図は従来例を示す半導体容量素子の断面図である。 １・・・ｐ型Ｓｉ半導体基板、２・・・エピタキシャル
ｎ型Ｓｉ層、３・・・ｎ＋埋込層、４・・・ｐ型分離層
、５・・・アイソプレーナ酸化膜、６・・・Ｓｉｎ、膜
、７・・・５ｉｌＮ４膜、８・・・コレクタ取出しくＣ
Ｎ）ＮＪ、９・・・ホトレジスト、１０・・・リン打込
（ｎ＋拡散層）、１１−−−ＣＶＤ−８ｉｎ、膜、１２
−ＡＡｍ極囚１ｌ３・−Ａ＃を極０３）、１４・ ＣＶ
Ｄ −８ｉＯ，膜。 代理人 弁理士 小 川 勝 男 １く・−、１゛−
一一′
ｆｋ素子の製造プロセスにおける一部工程断面図である
。 第５図は本発明の他の一実施例を示す半導偉容を素子の
一部断面図である。 第６図は従来例を示す半導体容量素子の断面図である。 １・・・ｐ型Ｓｉ半導体基板、２・・・エピタキシャル
ｎ型Ｓｉ層、３・・・ｎ＋埋込層、４・・・ｐ型分離層
、５・・・アイソプレーナ酸化膜、６・・・Ｓｉｎ、膜
、７・・・５ｉｌＮ４膜、８・・・コレクタ取出しくＣ
Ｎ）ＮＪ、９・・・ホトレジスト、１０・・・リン打込
（ｎ＋拡散層）、１１−−−ＣＶＤ−８ｉｎ、膜、１２
−ＡＡｍ極囚１ｌ３・−Ａ＃を極０３）、１４・ ＣＶ
Ｄ −８ｉＯ，膜。 代理人 弁理士 小 川 勝 男 １く・−、１゛−
一一′
Claims (1)
- 【特許請求の範囲】 １、半導体基体表面に金属・誘電体膜・半導体からなる
容量素子を有する半導体装置であって、上記誘電体膜は
半導体酸化膜の上に半導体窒化膜を積層したものである
ことを特徴とする半導体装置。 ２、半導体基体表面上にうすい半導体酸化膜と半導体窒
化膜を重ねて形成し、この半導体窒化膜の一部を容量素
子の誘電膜として使用するとともに他部を拡散マスクと
して利用することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29750787A JPH01140653A (ja) | 1987-11-27 | 1987-11-27 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29750787A JPH01140653A (ja) | 1987-11-27 | 1987-11-27 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140653A true JPH01140653A (ja) | 1989-06-01 |
Family
ID=17847408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29750787A Pending JPH01140653A (ja) | 1987-11-27 | 1987-11-27 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140653A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264724A (en) * | 1989-02-13 | 1993-11-23 | The University Of Arkansas | Silicon nitride for application as the gate dielectric in MOS devices |
| WO2001054199A1 (fr) * | 2000-01-24 | 2001-07-26 | Sony Corporation | Dispositif a semiconducteur et procede de fabrication correspondant |
| US7843034B2 (en) * | 2004-03-15 | 2010-11-30 | Fujitsu Semiconductor Limited | Capacitor having upper electrode not formed over device isolation region |
-
1987
- 1987-11-27 JP JP29750787A patent/JPH01140653A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264724A (en) * | 1989-02-13 | 1993-11-23 | The University Of Arkansas | Silicon nitride for application as the gate dielectric in MOS devices |
| WO2001054199A1 (fr) * | 2000-01-24 | 2001-07-26 | Sony Corporation | Dispositif a semiconducteur et procede de fabrication correspondant |
| EP1164640A1 (en) * | 2000-01-24 | 2001-12-19 | Sony Corporation | Semiconductor device and manufacture thereof |
| US6649958B2 (en) | 2000-01-24 | 2003-11-18 | Sony Corporation | Semiconductor device with MIS capacitors sharing dielectric film |
| US6858513B2 (en) | 2000-01-24 | 2005-02-22 | Sony Corporation | Method for manufacturing a semiconductor device with MIS capacitors with dielectric film in common |
| EP1164640A4 (en) * | 2000-01-24 | 2007-09-26 | Sony Corp | SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME |
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| US8772104B2 (en) | 2004-03-15 | 2014-07-08 | Fujitsu Semiconductor Limited | Capacitor and method for fabricating the same, and semiconductor device and method for fabricating the same |
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