JP2002026261A - Ｍｏｓ型キャパシタの製造方法 - Google Patents
Ｍｏｓ型キャパシタの製造方法Info
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- JP2002026261A JP2002026261A JP2000202634A JP2000202634A JP2002026261A JP 2002026261 A JP2002026261 A JP 2002026261A JP 2000202634 A JP2000202634 A JP 2000202634A JP 2000202634 A JP2000202634 A JP 2000202634A JP 2002026261 A JP2002026261 A JP 2002026261A
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Abstract
(57)【要約】
【課題】 良質なゲート酸化膜を形成するＭＯＳ型キャ
パシタの製造方法を提供する。 【解決手段】 ＳＯＩウェハ１の素子形成基板１３に対
して、不純物をイオン注入して不純物を拡散させること
によりＮ+領域５を形成し、素子形成基板１３の表面の
うちＮ+領域５上にゲート酸化膜７を形成し、ゲート酸
化膜７上にゲート電極８を形成してなるＭＯＳ型キャパ
シタの製造方法において、不純物としてリンとヒ素とを
用い、イオン注入をリンのドーズ量ｙｃｍ-2とヒ素のド
ーズ量ｘｃｍ-2とが、ｙ＋０．５ｘ≧４×１０15、を満
足するような関係で行う。
パシタの製造方法を提供する。 【解決手段】 ＳＯＩウェハ１の素子形成基板１３に対
して、不純物をイオン注入して不純物を拡散させること
によりＮ+領域５を形成し、素子形成基板１３の表面の
うちＮ+領域５上にゲート酸化膜７を形成し、ゲート酸
化膜７上にゲート電極８を形成してなるＭＯＳ型キャパ
シタの製造方法において、不純物としてリンとヒ素とを
用い、イオン注入をリンのドーズ量ｙｃｍ-2とヒ素のド
ーズ量ｘｃｍ-2とが、ｙ＋０．５ｘ≧４×１０15、を満
足するような関係で行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に不純
物をドーピングすることによって形成されたＭＯＳ型キ
ャパシタの製造方法に関する。
物をドーピングすることによって形成されたＭＯＳ型キ
ャパシタの製造方法に関する。
【０００２】
【従来の技術】複合ＩＣは絶縁分離用のトレンチ技術を
用いて、ＳＯＩウェハ上にＣＭＯＳ、バイポーラトラン
ジスタ、パワーデバイス等を形成し１チップ化した半導
体集積回路である。この複合ＩＣに用いられるキャパシ
タの製造方法について概略を説明する。まず、ＳＯＩウ
ェハの素子形成基板にリン等をドーピングし、その上の
ＳＯＩウェハ表面に誘電体としてのゲート酸化膜を形成
する。そして、ゲート酸化膜上にＰｏｌｙＳｉ等からな
る電極を形成して、この電極、及び素子形成基板のうち
リンがドーピングされた部位の各々と配線とを電気的に
接続する。このようにしてＭＯＳキャパシタが完成す
る。
用いて、ＳＯＩウェハ上にＣＭＯＳ、バイポーラトラン
ジスタ、パワーデバイス等を形成し１チップ化した半導
体集積回路である。この複合ＩＣに用いられるキャパシ
タの製造方法について概略を説明する。まず、ＳＯＩウ
ェハの素子形成基板にリン等をドーピングし、その上の
ＳＯＩウェハ表面に誘電体としてのゲート酸化膜を形成
する。そして、ゲート酸化膜上にＰｏｌｙＳｉ等からな
る電極を形成して、この電極、及び素子形成基板のうち
リンがドーピングされた部位の各々と配線とを電気的に
接続する。このようにしてＭＯＳキャパシタが完成す
る。
【０００３】このような複合ＩＣに用いられるキャパシ
タの中には、動作時に極性が変化するキャパシタがあ
る。このようなキャパシタでは、極性の変化に伴う容量
変化を少なくするため、素子形成基板に高濃度のリンを
注入したＮ+領域を形成し、その上にゲート酸化膜を形
成するようにしている。
タの中には、動作時に極性が変化するキャパシタがあ
る。このようなキャパシタでは、極性の変化に伴う容量
変化を少なくするため、素子形成基板に高濃度のリンを
注入したＮ+領域を形成し、その上にゲート酸化膜を形
成するようにしている。
【０００４】
【発明が解決しようとする課題】しかしながら、リンの
濃度が濃い領域には重金属などの不純物が集まりやすい
ため、この重金属不純物がゲート酸化膜に影響を及ぼし
てゲート酸化膜の耐圧不良が多くなる。そのため、この
キャパシタにおいては、印加電圧の制限やその他の使用
制限があるといった問題点がある。
濃度が濃い領域には重金属などの不純物が集まりやすい
ため、この重金属不純物がゲート酸化膜に影響を及ぼし
てゲート酸化膜の耐圧不良が多くなる。そのため、この
キャパシタにおいては、印加電圧の制限やその他の使用
制限があるといった問題点がある。
【０００５】本発明は上記問題点に鑑み、良質なゲート
酸化膜を形成するＭＯＳ型キャパシタの製造方法を提供
することを目的とする。
酸化膜を形成するＭＯＳ型キャパシタの製造方法を提供
することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、シリコン基板（１）に
不純物をイオン注入し、該不純物を拡散させることによ
り第１の電極（５）を形成し、シリコン基板の表面（１
ａ）における第１の電極上にゲート酸化膜（７）を形成
し、該ゲート酸化膜上に第２の電極（８）を形成してな
るＭＯＳ型キャパシタの製造方法において、第１の電極
の不純物としてリンとヒ素とを用い、イオン注入を、リ
ンのドーズ量ｙ（ｃｍ-2）とヒ素のドーズ量ｘ（ｃ
ｍ-2）とが、ｙ＋０．５ｘ≧４×１０15、を満足するよ
うな関係で行うことを特徴としている。
め、請求項１に記載の発明では、シリコン基板（１）に
不純物をイオン注入し、該不純物を拡散させることによ
り第１の電極（５）を形成し、シリコン基板の表面（１
ａ）における第１の電極上にゲート酸化膜（７）を形成
し、該ゲート酸化膜上に第２の電極（８）を形成してな
るＭＯＳ型キャパシタの製造方法において、第１の電極
の不純物としてリンとヒ素とを用い、イオン注入を、リ
ンのドーズ量ｙ（ｃｍ-2）とヒ素のドーズ量ｘ（ｃ
ｍ-2）とが、ｙ＋０．５ｘ≧４×１０15、を満足するよ
うな関係で行うことを特徴としている。
【０００７】この様な条件でリンとヒ素とをシリコン基
板に注入すると、良質なゲート酸化膜を形成することが
できる。
板に注入すると、良質なゲート酸化膜を形成することが
できる。
【０００８】この場合、請求項２に記載の発明のよう
に、リンとヒ素とを、同一のレジスト（４）を用いてシ
リコン基板に注入することで、製造工程数を低減するこ
とができる。
に、リンとヒ素とを、同一のレジスト（４）を用いてシ
リコン基板に注入することで、製造工程数を低減するこ
とができる。
【０００９】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１０】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１にＭＯＳキャパシタの断面構成
を概略断面図にて示す。また、図２及び図３にＭＯＳキ
ャパシタの製造工程を概略断面図にて示す。
について説明する。図１にＭＯＳキャパシタの断面構成
を概略断面図にて示す。また、図２及び図３にＭＯＳキ
ャパシタの製造工程を概略断面図にて示す。
【００１１】まず、図１を参照して、本発明のＭＯＳ型
キャパシタの構成について説明する。図１に示すよう
に、ＭＯＳキャパシタは、支持基板１１、及び支持基板
１１の上に配置された埋め込み酸化膜１２、及び埋め込
み酸化膜１２の上に配置された素子形成基板１３を備え
たＳＯＩウェハ１に構成されている。本実施形態ではＳ
ＯＩウェハ１の素子形成基板がＮ型のものを用いてい
る。素子形成基板１３には絶縁分離用のトレンチ２が形
成されている。トレンチ２の側壁２ａは酸化され、トレ
ンチ２の内部はトレンチ埋め込み用のＰｏｌｙＳｉ２ｂ
で充填されている。
キャパシタの構成について説明する。図１に示すよう
に、ＭＯＳキャパシタは、支持基板１１、及び支持基板
１１の上に配置された埋め込み酸化膜１２、及び埋め込
み酸化膜１２の上に配置された素子形成基板１３を備え
たＳＯＩウェハ１に構成されている。本実施形態ではＳ
ＯＩウェハ１の素子形成基板がＮ型のものを用いてい
る。素子形成基板１３には絶縁分離用のトレンチ２が形
成されている。トレンチ２の側壁２ａは酸化され、トレ
ンチ２の内部はトレンチ埋め込み用のＰｏｌｙＳｉ２ｂ
で充填されている。
【００１２】また、素子形成基板１３の表層部にはＮ+
領域５が形成されており、このＮ+領域５が第１の電極
となっている。Ｎ+領域５は不純物としてリンとヒ素と
が注入されてなり、Ｎ+領域５のうちの表層部５ａが主
としてヒ素の領域になっており、下層部５ｂが主として
リンの領域になっている。なお、Ｎ+領域５の深さは、
例えば１２．８μｍとなっている。
領域５が形成されており、このＮ+領域５が第１の電極
となっている。Ｎ+領域５は不純物としてリンとヒ素と
が注入されてなり、Ｎ+領域５のうちの表層部５ａが主
としてヒ素の領域になっており、下層部５ｂが主として
リンの領域になっている。なお、Ｎ+領域５の深さは、
例えば１２．８μｍとなっている。
【００１３】ＳＯＩウェハ１の表面１ａには、ゲート酸
化膜７とＬＯＣＯＳ酸化膜６とが形成されている。ゲー
ト酸化膜７の厚さは、例えば８．４×１０-8ｍである。
そして、ゲート酸化膜７上にゲート電極（請求項でいう
第２の電極）８が形成されている。このゲート電極８に
は、例えばＰｏｌｙＳｉを用いている。
化膜７とＬＯＣＯＳ酸化膜６とが形成されている。ゲー
ト酸化膜７の厚さは、例えば８．４×１０-8ｍである。
そして、ゲート酸化膜７上にゲート電極（請求項でいう
第２の電極）８が形成されている。このゲート電極８に
は、例えばＰｏｌｙＳｉを用いている。
【００１４】さらに、ＬＯＣＯＳ酸化膜６、及びゲート
電極８の上にＢＰＳＧ膜９が形成されている。また、こ
のＢＰＳＧ膜９にはコンタクトホール（図示例では２部
位）９ａが形成されており、このコンタクトホール９ａ
にＡｌ配線１０が形成され、各々Ｎ+領域５及びゲート
電極８と電気的に接続されている。このようにして、Ｍ
ＯＳ型キャパシタが構成されている。
電極８の上にＢＰＳＧ膜９が形成されている。また、こ
のＢＰＳＧ膜９にはコンタクトホール（図示例では２部
位）９ａが形成されており、このコンタクトホール９ａ
にＡｌ配線１０が形成され、各々Ｎ+領域５及びゲート
電極８と電気的に接続されている。このようにして、Ｍ
ＯＳ型キャパシタが構成されている。
【００１５】次に、上記構成のＭＯＳ型キャパシタの製
造方法について、図２及び図３を参照して説明する。
造方法について、図２及び図３を参照して説明する。
【００１６】〔図２（ａ）に示す工程〕まず、ＳＯＩウ
ェハ１を用意し、素子形成基板１３の所望の部位に、Ｓ
ＯＩウェハ１の表面１ａから埋め込み酸化膜１２まで達
するトレンチ２を形成する。このトレンチ２は、例えば
ドライエッチングによって形成することができる。そし
て、トレンチ２の側壁２ａを酸化し、トレンチ２の内部
をトレンチ埋め込み用のＰｏｌｙＳｉ２ｂで充填する。
ェハ１を用意し、素子形成基板１３の所望の部位に、Ｓ
ＯＩウェハ１の表面１ａから埋め込み酸化膜１２まで達
するトレンチ２を形成する。このトレンチ２は、例えば
ドライエッチングによって形成することができる。そし
て、トレンチ２の側壁２ａを酸化し、トレンチ２の内部
をトレンチ埋め込み用のＰｏｌｙＳｉ２ｂで充填する。
【００１７】〔図２（ｂ）に示す工程〕ＳＯＩウェハ１
の表面１ａに下敷き酸化膜としてのＰａｄ酸化膜３を形
成する。そして、リンやヒ素の注入を行わない領域（図
示例では、トレンチ２の上部）にレジスト４をパターン
ニングして形成する。その後、レジスト４に対して開口
しているＰａｄ酸化膜３をスルー膜として、リンとヒ素
とをイオン注入する。つまり、リンとヒ素とを同一のレ
ジスト４を用いて素子形成基板１３に注入する。
の表面１ａに下敷き酸化膜としてのＰａｄ酸化膜３を形
成する。そして、リンやヒ素の注入を行わない領域（図
示例では、トレンチ２の上部）にレジスト４をパターン
ニングして形成する。その後、レジスト４に対して開口
しているＰａｄ酸化膜３をスルー膜として、リンとヒ素
とをイオン注入する。つまり、リンとヒ素とを同一のレ
ジスト４を用いて素子形成基板１３に注入する。
【００１８】この際、リンの加速電圧を１．６０２×１
０-14Ｊ（１００ｋｅＶ）とし、ヒ素の加速電圧を１．
９２２×１０-14Ｊ（１２０ｋｅＶ）とする。また、リ
ンのドーズ量をｙｃｍ-2、ヒ素のドーズ量をｘｃｍ-2と
して、これらのドーズ量ｘ、ｙが、ｙ＋０．５ｘ≧４×
１０15、を満足するような関係でイオン注入する。な
お、この関係の詳細については後述する。
０-14Ｊ（１００ｋｅＶ）とし、ヒ素の加速電圧を１．
９２２×１０-14Ｊ（１２０ｋｅＶ）とする。また、リ
ンのドーズ量をｙｃｍ-2、ヒ素のドーズ量をｘｃｍ-2と
して、これらのドーズ量ｘ、ｙが、ｙ＋０．５ｘ≧４×
１０15、を満足するような関係でイオン注入する。な
お、この関係の詳細については後述する。
【００１９】〔図２（ｃ）に示す工程〕レジスト４を除
去し、リンとヒ素の熱拡散を同一の熱処理で行ってＮ+
領域５を形成する。この時の条件は、温度を１０５０
℃、時間を６０分とすることができる。この熱拡散によ
り、拡散係数の小さいヒ素が素子形成基板１３の表層部
に残り、Ｎ+領域５の表面濃度を高濃度に保持すること
ができる。このようにして、表層部５ａが主としてヒ素
であり、下層部５ｂが主としてリンであるＮ+領域５が
形成される。その後、Ｐａｄ酸化膜３を除去する。
去し、リンとヒ素の熱拡散を同一の熱処理で行ってＮ+
領域５を形成する。この時の条件は、温度を１０５０
℃、時間を６０分とすることができる。この熱拡散によ
り、拡散係数の小さいヒ素が素子形成基板１３の表層部
に残り、Ｎ+領域５の表面濃度を高濃度に保持すること
ができる。このようにして、表層部５ａが主としてヒ素
であり、下層部５ｂが主としてリンであるＮ+領域５が
形成される。その後、Ｐａｄ酸化膜３を除去する。
【００２０】〔図３（ａ）に示す工程〕Ｐａｄ酸化膜の
付け直しをする。これは、イオン注入によってＰａｄ酸
化膜３中にリンとヒ素が残っており、そのまま後の熱処
理を行うとアウトディフュージョンを起こしてしまうた
めである。その後、Ｓｉ3Ｎ4膜を堆積して、Ｓｉ3Ｎ4膜
における所望の領域（図示例では、トレンチ２やＮ+領
域５上）にホトマスクを形成し、エッチングによってＳ
ｉ3Ｎ4膜をパターンニングする。そして、素子形成基板
１３を熱酸化することによりＬＯＣＯＳ酸化膜６を形成
する。
付け直しをする。これは、イオン注入によってＰａｄ酸
化膜３中にリンとヒ素が残っており、そのまま後の熱処
理を行うとアウトディフュージョンを起こしてしまうた
めである。その後、Ｓｉ3Ｎ4膜を堆積して、Ｓｉ3Ｎ4膜
における所望の領域（図示例では、トレンチ２やＮ+領
域５上）にホトマスクを形成し、エッチングによってＳ
ｉ3Ｎ4膜をパターンニングする。そして、素子形成基板
１３を熱酸化することによりＬＯＣＯＳ酸化膜６を形成
する。
【００２１】その後、Ｓｉ3Ｎ4膜およびＰａｄ酸化膜を
除去してＮ+領域５を熱酸化することにより、ＬＯＣＯ
Ｓ酸化膜６間にゲート酸化膜７を形成する。このとき、
上述のようにＮ+領域５の表層部５ａの不純物濃度が高
くなっているため、好適にゲート酸化膜７を増速成長さ
せることができ、所望の耐圧が得られる程度の厚いゲー
ト酸化膜７を形成することができる。そして、配線とＮ
+領域５とを電気接続する領域のゲート酸化膜を除去す
る。
除去してＮ+領域５を熱酸化することにより、ＬＯＣＯ
Ｓ酸化膜６間にゲート酸化膜７を形成する。このとき、
上述のようにＮ+領域５の表層部５ａの不純物濃度が高
くなっているため、好適にゲート酸化膜７を増速成長さ
せることができ、所望の耐圧が得られる程度の厚いゲー
ト酸化膜７を形成することができる。そして、配線とＮ
+領域５とを電気接続する領域のゲート酸化膜を除去す
る。
【００２２】〔図３（ｂ）に示す工程〕ゲート電極用の
ＰｏｌｙＳｉを全面に形成した後、ゲート酸化膜７およ
びその端部のＬＯＣＯＳ酸化膜６上にＰｏｌｙＳｉが残
るようにホトマスクを形成し、エッチングを行うことに
よりＰｏｌｙＳｉをパターンニングしてゲート電極８を
形成する。
ＰｏｌｙＳｉを全面に形成した後、ゲート酸化膜７およ
びその端部のＬＯＣＯＳ酸化膜６上にＰｏｌｙＳｉが残
るようにホトマスクを形成し、エッチングを行うことに
よりＰｏｌｙＳｉをパターンニングしてゲート電極８を
形成する。
【００２３】〔図３（ｃ）に示す工程〕ＢＰＳＧ膜９を
全面に成膜した後、所望の領域にホトマスクを形成し、
エッチングを行うことによりコンタクトホール９ａを形
成する。その後、ＢＳＰＧ膜９およびコンタクトホール
９ａ上の全面にＡｌ層を形成し、所望の領域にホトマス
クを形成し、エッチングを行うことによりＡｌ配線１０
を形成する。
全面に成膜した後、所望の領域にホトマスクを形成し、
エッチングを行うことによりコンタクトホール９ａを形
成する。その後、ＢＳＰＧ膜９およびコンタクトホール
９ａ上の全面にＡｌ層を形成し、所望の領域にホトマス
クを形成し、エッチングを行うことによりＡｌ配線１０
を形成する。
【００２４】この上記各工程を経る製造方法では、リン
とヒ素とを同一のレジスト４を用いて素子形成基板１３
に注入するようにしているため、製造工程数を低減する
ことができる。また、リンとヒ素の拡散係数の違いを利
用することにより、リンとヒ素を同一の熱処理によって
拡散しても、ヒ素をＮ+領域５の表層部５ａに残して素
子形成基板１３の表面における不純物濃度を高濃度に保
持している。従って、リンとヒ素を別々に熱拡散する場
合と比較して１回の熱処理を行えばよいため、製造工程
数を低減することができる。
とヒ素とを同一のレジスト４を用いて素子形成基板１３
に注入するようにしているため、製造工程数を低減する
ことができる。また、リンとヒ素の拡散係数の違いを利
用することにより、リンとヒ素を同一の熱処理によって
拡散しても、ヒ素をＮ+領域５の表層部５ａに残して素
子形成基板１３の表面における不純物濃度を高濃度に保
持している。従って、リンとヒ素を別々に熱拡散する場
合と比較して１回の熱処理を行えばよいため、製造工程
数を低減することができる。
【００２５】以上の工程を経て、ＭＯＳ型キャパシタが
製造される。
製造される。
【００２６】ここで、上記リンのドーズ量とヒ素のドー
ズ量との関係を示す数式を導き出す経緯について説明す
る。従来、リンの濃度が濃い領域には重金属などの不純
物が集まりやすいため、この重金属不純物がゲート酸化
膜に影響を及ぼしてゲート酸化膜の耐圧不良が多くなっ
ていた。そこで、発明者らは、不純物としてリンに加え
てヒ素も注入することで、上記不純物の集中が緩和でき
るものと考え、リンとヒ素のドーズ量を変化させてＭＯ
Ｓキャパシタを形成し、その各々のＭＯＳキャパシタに
おけるゲート酸化膜７の耐圧試験を行った。
ズ量との関係を示す数式を導き出す経緯について説明す
る。従来、リンの濃度が濃い領域には重金属などの不純
物が集まりやすいため、この重金属不純物がゲート酸化
膜に影響を及ぼしてゲート酸化膜の耐圧不良が多くなっ
ていた。そこで、発明者らは、不純物としてリンに加え
てヒ素も注入することで、上記不純物の集中が緩和でき
るものと考え、リンとヒ素のドーズ量を変化させてＭＯ
Ｓキャパシタを形成し、その各々のＭＯＳキャパシタに
おけるゲート酸化膜７の耐圧試験を行った。
【００２７】図４に、上記ゲート酸化膜７の耐圧試験の
結果を示す。図４の縦軸および横軸は、リンおよびヒ素
を素子形成基板１３に注入する際に設定したドーズ量を
示す。この結果は、印加電圧が６０Ｖの場合にリーク電
流値が１ｍＡ以上となったＭＯＳキャパシタを不良とみ
なし、ＳＯＩウェハ１に形成した全てのＭＯＳキャパシ
タに対する不良となったＭＯＳキャパシタの割合を不良
率として求めている。図４の各プロットにおける数値が
不良率である。なお、この時のゲート酸化膜７の面積は
１ｍｍ2である。
結果を示す。図４の縦軸および横軸は、リンおよびヒ素
を素子形成基板１３に注入する際に設定したドーズ量を
示す。この結果は、印加電圧が６０Ｖの場合にリーク電
流値が１ｍＡ以上となったＭＯＳキャパシタを不良とみ
なし、ＳＯＩウェハ１に形成した全てのＭＯＳキャパシ
タに対する不良となったＭＯＳキャパシタの割合を不良
率として求めている。図４の各プロットにおける数値が
不良率である。なお、この時のゲート酸化膜７の面積は
１ｍｍ2である。
【００２８】図４に示すように、リンとヒ素の注入量の
割合によって、不良率が低い領域と高い領域に分かれ
る。そして、不良率が２０％以下となる場合に良質のゲ
ート酸化膜７が形成されたとみなし、図４中、ハッチン
グを施して示している。このハッチングした領域は、リ
ンのドーズ量をｙｃｍ-2、ヒ素のドーズ量をｘｃｍ-2と
すると、ｙ＋０．５ｘ≧４×１０15、で示される。
割合によって、不良率が低い領域と高い領域に分かれ
る。そして、不良率が２０％以下となる場合に良質のゲ
ート酸化膜７が形成されたとみなし、図４中、ハッチン
グを施して示している。このハッチングした領域は、リ
ンのドーズ量をｙｃｍ-2、ヒ素のドーズ量をｘｃｍ-2と
すると、ｙ＋０．５ｘ≧４×１０15、で示される。
【００２９】従って、この数式を満たすようにして、リ
ンとヒ素を素子形成基板１３に注入することにより、濃
度の濃いＮ+領域上でも良質なゲート酸化膜を形成する
ことができる。なお、リンとヒ素のドーズ量がこの数式
を満たすような値であると、リンとヒ素の注入後、熱処
理によるアウトディフュージョンを抑えることができ
る。
ンとヒ素を素子形成基板１３に注入することにより、濃
度の濃いＮ+領域上でも良質なゲート酸化膜を形成する
ことができる。なお、リンとヒ素のドーズ量がこの数式
を満たすような値であると、リンとヒ素の注入後、熱処
理によるアウトディフュージョンを抑えることができ
る。
【００３０】（他の実施形態）複合ＩＣを製造する場合
は、ＭＯＳ型キャパシタと同時にＮＰＮバイポーラトラ
ンジスタ（以下、単にトランジスタという）を形成する
こともある。その際には、ＭＯＳ型キャパシタのＮ+領
域と同様にして、トランジスタのコレクタ領域における
下層部のＮ+領域を形成する。しかし、トランジスタの
Ｎ+領域の不純物濃度が高い場合、コレクタ、ベース間
の耐圧が低下してしまう。そこで、ＭＯＳ型キャパシタ
と同時にトランジスタを形成する場合は、この耐圧の低
下を考慮して、リンとヒ素のドーズ量を決定する必要が
ある。また、製造方法によっては、不純物濃度が高いと
外方拡散（アウトディフュージョン）が起こるため、こ
の点も考慮する必要がある。
は、ＭＯＳ型キャパシタと同時にＮＰＮバイポーラトラ
ンジスタ（以下、単にトランジスタという）を形成する
こともある。その際には、ＭＯＳ型キャパシタのＮ+領
域と同様にして、トランジスタのコレクタ領域における
下層部のＮ+領域を形成する。しかし、トランジスタの
Ｎ+領域の不純物濃度が高い場合、コレクタ、ベース間
の耐圧が低下してしまう。そこで、ＭＯＳ型キャパシタ
と同時にトランジスタを形成する場合は、この耐圧の低
下を考慮して、リンとヒ素のドーズ量を決定する必要が
ある。また、製造方法によっては、不純物濃度が高いと
外方拡散（アウトディフュージョン）が起こるため、こ
の点も考慮する必要がある。
【図１】ＭＯＳキャパシタの構成を示す概略断面図であ
る。
る。
【図２】ＭＯＳキャパシタの製造工程を概略断面図にて
示す図である。
示す図である。
【図３】図２に続くＭＯＳキャパシタの製造工程を概略
断面図にて示す図である。
断面図にて示す図である。
【図４】リンのドーズ量とヒ素のドーズ量とを変化させ
た場合のゲート酸化膜の不良率を示すグラフである。
た場合のゲート酸化膜の不良率を示すグラフである。
１…ＳＯＩウェハ、１ａ…表面、４…レジスト、５…Ｎ
+領域、７…ゲート酸化膜、８…ゲート電極。
+領域、７…ゲート酸化膜、８…ゲート電極。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 27/08 ３３１ Ｆターム(参考） 5F038 AC03 AC05 AC06 AC14 AC15 AC18 AV05 EZ06 EZ13 EZ20 5F048 AA05 AA09 AC10 BA16 BB05 BF02 BF03 BG12 BG14 5F082 AA02 BA06 BA22 BC01 BC09 BC13
Claims (2)
- 【請求項１】 シリコン基板（１）に不純物をイオン注
入し、該不純物を拡散させることにより第１の電極
（５）を形成し、前記シリコン基板の表面（１ａ）にお
ける前記第１の電極上にゲート酸化膜（７）を形成し、
該ゲート酸化膜上に第２の電極（８）を形成してなるＭ
ＯＳ型キャパシタの製造方法において、前記第１の電極
の前記不純物としてリンとヒ素とを用い、 前記イオン注入を、前記リンのドーズ量ｙ（ｃｍ-2）と
前記ヒ素のドーズ量ｘ（ｃｍ-2）とが、ｙ＋０．５ｘ≧
４×１０15、を満足するような関係で行うことを特徴と
するＭＯＳ型キャパシタの製造方法。 - 【請求項２】 前記リンと前記ヒ素とを、同一のレジス
ト（４）を用いて前記シリコン基板に注入することを特
徴とする請求項１に記載のＭＯＳ型キャパシタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000202634A JP2002026261A (ja) | 2000-07-04 | 2000-07-04 | Ｍｏｓ型キャパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000202634A JP2002026261A (ja) | 2000-07-04 | 2000-07-04 | Ｍｏｓ型キャパシタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002026261A true JP2002026261A (ja) | 2002-01-25 |
Family
ID=18700130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000202634A Pending JP2002026261A (ja) | 2000-07-04 | 2000-07-04 | Ｍｏｓ型キャパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002026261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7419874B2 (en) | 2005-01-12 | 2008-09-02 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device with capacitor and transistor |
-
2000
- 2000-07-04 JP JP2000202634A patent/JP2002026261A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7419874B2 (en) | 2005-01-12 | 2008-09-02 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device with capacitor and transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040615 |