KR0157119B1 - 반도체 장치 및 그 제조방법 - Google Patents
반도체 장치 및 그 제조방법Info
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Abstract
확산층 상에 커패시터의 하부 플레이트 전극이 형성된 반도체 장치에 관하여 개시한다. 본 발명은 반도체 기판에 하부 플레이트 전극, 유전체막 및 상부 플레이트 전극으로 구성된 커패시터를 갖는 반도체 장치에 있어서, 상기 하부 플레이트 전극은 상기 반도체 기판에 형성된 불순물 확산층 상에 형성되어 있는 것을 특징으로 하는 반도체 장치를 제공한다. 본 발명의 반도체 장치는 커패시터의 하부 플레이트 전극을 불순물이 도핑된 액티브 지역에 형성함으로써 플레이트 전극의 저항을 낮출 수 있어 커패시터의 AC특성을 향상시킬 수 있다.
Description
제1도의 (a) 및 (b)는 각각 종래의 기술에 의한 폴리실리콘 플레이트 커패시터를 도시한 단면도 및 등가회로도이다.
제2도는 본 발명에 의한 폴리실리콘 플레이트 커패시터를 도시한 평면도이다.
제3도 및 제4도는 각각 상기 제2도의 A-A' 및 B-B'에 따른 단면도이다.
제5도는 본 발명에 의한 폴리실리콘 플레이트 커패시터의 등가회로도이다.
제6도 내지 제10도는 상기 제3도에 도시한 본 발명에 의한 폴리실리콘 플레이트 커패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 확산층상에 커패시터의 하부 플레이트 전극이 형성된 반도체장치 및 그 제조방법에 관한 것이다.
최근 들어 반도체 장치의 고속 및 고집적화를 위하여 많은 노력을 경주하여 왔으며, 이는 액티브 소자 뿐만 아니라 패시브 소자 그 중에서도 커패시터에까지 이르게 되었다. 반도체장치에서 주로 사용하는 커패시터는 크게 두가지로 나눌 수 있다. 하나는 모스(MOS)커패시터이며, 다른 하나는 폴리실리콘막을 상하부 전극으로 사용하는 폴리실리콘 플레이트 커패시터이다. 여기서 종래의 폴리실리콘 플레이트 커패시터를 설명한다.
제1도의 (a) 및 (b)는 각각 종래 기술에 의한 폴리실리콘 플레이트 커패시터를 도시한 단면도 및 등가회로도이다.
제1도의 (a)에서, 실리콘 기판(1)상에 패드 산화막(3) 및 필드 산화막(5)이 형성되어 있고, 상기 필드 산화막(5)상에 폴리실리콘막으로 구성된 하부 플레이트 전극(7)이 형성되어 있다. 그리고, 상기 하부 플레이트 전극(7)을 절연하는 저온 산화막(9)이 형성되어 있으며, 상기 하부 플레이트 전극(7)상에 유전체막(11) 및 상부 플레이트 전극(13)이 형성되어 있다. 그리고, 상기 상부 플레이트 전극(13)을 절연하는 층간절연막(15)이 형성되어 있고, 상기 하부 플레이트 전극과 접속되는 금속배선, 즉 상부단자(17)와 하부 단자(19)가 형성되어 있다.
상술한 종래의 폴리실리콘 플레이트 커패시터는 하부 플레이트용 폴리실리콘막의 저항이 크면 커패시터가 커패시터 뿐만 아니라 제1도의 (b)에서 보듯이 저항으로도 작용하여 커패시터의 특성이 저하되며, 고주파에서는 성능이 제대로 동작하지 않는다. 그런데 폴리실리콘막의 경우는 저항을 줄이기에는 한계가 있다. 그렇다고 해서 폴리실리콘 위에 저항이 작은 내화성 금속을 침적하고 커패시터용 산화막이나 질화막을 침적한다는 것은 공정상 많은 문제점을 안고 있으므로 더더욱 어렵다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위하여 낮은 저항의 하부 플레이트 전극의 커패시터를 갖는 반도체 장치를 제공하는데 있다.
또한, 본 발명의 다른 목적은 상기 반도체 장치를 제조하는데 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판에 하부 플레이트전극, 유전체막 및 상부 플레이트 전극으로 구성된 커패시터를 갖는 반도체 장치에 있어서, 상기 하부 플레이트 전극은 상기 반도체 기판에 형성된 불순물 확산층 상에 형성되어 있는 것을 특징으로 하는 반도체 장치를 제공한다.
상기 하부 플레이트 전극은 불순물이 도핑된 폴리실리콘막으로 구성하며, 상기 유전체막은 산화막, 질화막 및 산화막의 복합막으로 구성한다.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 패드 산화막을 형성하는 단계와, 상기 패드 산화막 상에 제1포토레지스트 패턴을 형성하는 단계와, 상기 제1포토레지스트 패턴을 이온주입마스크로 상기 반도체 기판의 전면에 이온주입을 실시하는 단계와, 상기 제1포토레지스트 패턴을 제거하는 단계와, 상기 패드 산화막상에 질화막 패턴을 형성하는 단계와, 상기 질화막 패턴이 형성된 기판을 산화시켜 필드산화막 및 제1 확산층을 형성하는 단계와, 상기 필드 산화막이 형성된 기판의 전면에 불순물이 도핑된 하부 플레이트용 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 열처리하여 상기 제1확산층 상에 제2확산층을 형성하는 단계와, 상기 폴리실리콘막을 패터닝하여 상기 제2확산층 상에 하부 플레이트 전극을 형성하는 단계와, 상기 하부 플레이트 전극 상에 유전체막 및 상부 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
상기 유전체막은 산화막, 질화막 및 산화막의 복합막으로 형성한다.
본 발명의 반도체 장치는 커패시터의 하부 플레이트전극을 불순물이 도핑된 액티브 지역에 형성함으로써 플레이트 전극의 저항을 낮출수 있어 커패시터의 AC특성을 향상시킬 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제2도는 본 발명에 의한 폴리실리콘 플레이트 커패시터를 도시한 평면도이고, 제3도 및 제4도는 각각 상기 제2도의 A-A' 및 B-B'에 따른 단면도이고, 제5도는 본 발명에 의한 폴리실리콘 플레이트 커패시터의 등가회로도이다.
제2도 내지 제4도에서, 실리콘 기판(21)상에 필드 산화막(23)이 형성되어 액티브영역과 비액티브영역을 한정하고 있다. 상기 액티브영역에서는 제1확산층(25)과 제2확산층(27)이 형성되어 있으며, 상기 제2확산층(27)상에 폴리실리콘막으로 구성된 하부 플레이트 전극(29)이 형성되어 있다. 그리고, 상기 하부 플레이트 전극(29)을 절연하는 저온 산화막(31)이 형성되어 있으며, 상기 하부 플레이트 전극(29)상에 산화막(33), 질화막(35) 및 산화막(37)으로 구성되는 유전체막 및 상부 플레이트전극(39)이 형성되어 있고, 상기 상부 플레이트 전극(39)을 절연하는 층간절연막(41)이 형성되어 있고, 상기 상부 플레이트 전극(39) 및 하부 플레이트 전극(29)과 접속되는 금속배선, 즉 상부단자(43)와 하부단자(45)가 형성되어 있다.
특히, 상기 제4도의 폴리실리콘 플레이트 커패시터는 상기 제3도와 다르게 하부 플레이트 전극(29)이 하부단자 부위의 액티브 상부에까지 형성되어 하부 단자(45)와 연결되어 있다.
또한, 상술한 본 발명의 폴리실리콘 플레이트 커패시터는 제5도에 도시한 바와 같이 하부 플레이트 전극으로 폴리실리콘층과 확산층을 함께 사용하여 하부 플레이트 전극의 저항을 낮게 가져갈 수 있다.
이하, 본 발명에 의한 폴리실리콘 플레이트 커패시터의 제조방법을 설명한다.
제6도 내지 제10도는 상기 제3도에 도시한 본 발명에 의한 폴리실리콘 플레이트 커패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
제6도에서, 실리콘 기판(21)상에 패드 산화막(47)을 약250∼500Å의 두께로 형성한 후 N+확산층 형성을 위하여 제1포토레지스트 패턴(49)을 형성한다. 이어서, 상기 제1포토레지스트 패턴(49)을 마스크로 인을 3∼7E15, 50∼100Kev의 조건으로 이온주입을 실시한다.
제7도에서, 상기 제1포토레지스트 패턴(49)을 제거한 후 패드산화막(47) 상에 질화막(51)을 1000∼1500Å의 두께로 형성한다. 이어서, 상기 질화막(51) 상에 액티브영역을 형성하기 위하여 제2포토레지스트 패턴(53)을 형성한다. 다음에, 상기 제2포토레지스트 패턴(53)을 이용하여 질화막(51)을 식각한다.
제8도에서, 상기 제2포토레지스트 패턴(53)을 제거한다. 이어서, 상기 질화막(51)이 형성된 기판(21)을 필드산화시켜 필드산화막(23)을 형성함과 동시에 N+확산층(제1확산층:25)을 형성한다.
제9도에서, 상기 패드 산화막(47)을 제거한 후 상기 필드산화막(23)이 형성된 기판(21)의 전면에 하부플레이트용 폴리실리콘막(28)을 약1500∼3000Å의 두께로 침적한다. 이어서, 상기 폴리실리콘막(28)의 전면에 N+이온주입을 실시한다. 상기 이온주입된 폴리실리콘막(28)을 열처리하여 N+확산층(제2확산층:27)을 형성한 후 상기 폴리실리콘막(28)을 패터닝하여 하부 플레이트전극(29)을 형성한다. 이때, 하부 플레이트전극(29)은 후에 형성되는 하부단자 부위의 액티브 상부까지 남겨 놓거나 상기 제4도에 도시한 바와 같이 하부단자 부위의 액티브 상부에는 남겨 놓지 않게 패터닝할 수도 있다.
제10도에서, 기판(21)의 전면에 저온산화막(31)을 침적한 후 패터닝하여 하부 플레이트 전극(29)의 표면 일부을 노출시킨다. 이어서, 하부 플레이트 전극(29) 상부에 산화막(33), 질화막(35) 및 산화막(37)을 차례로 형성하여 유전체막을 형성한다.
다음에, 제3도에 도시한 바와 같이 상부 플레이트용 폴리실리콘막을 침적한 후 패터닝하여 상부 플레이트 전극(39)을 형성한다. 이어서, 기판(21)의 전면에 층간절연막(41)을 침적한다. 이어서, 상기 저온산화막(31) 및 층간절연막(41)을 식각하여 상부 플레이트 전극(39) 및 하부 플레이트 전극(29)의 표면을 노출시킨다. 이렇게 노출된 기판(21)의 전면에 금속막을 증착한 후 패터닝하여 상부 단자(43)와 하부단자(45)를 형성한다.
상술한 바와 같이 본 발명의 반도체 장치의 커패시터는 하부 플레이트 전극용 폴리실리콘막을 불순물이 도핑된 액티브 지역에 형성하여 플레이트 전극으로 폴리실리콘층과 확산층을 함께 사용한다. 이렇게 되면, 하부 플레이트 전극은 낮은 저항을 가져 커패시터의 AC특성을 향상시킨다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.
Claims (5)
- 반도체 기판에 하부 플레이트 전극, 유전체막 및 상부 플레이트 전극으로 구성된 커패시터를 갖는 반도체 장치에 있어서, 상기 하부 플레이트 전극은 상기 반도체 기판에 형성된 불순물 확산층 상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 하부 플레이트 전극은 불순물이 도핑된 폴리실리콘막으로 구성하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 유전체막은 산화막, 질화막 및 산화막의 복합막으로 구성하는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 상에 패드 산화막을 형성하는 단계; 상기 패드 산화막 상에 제1포토레지스트 패턴을 형성하는 단계; 상기 제1포토레지스트 패턴을 이온주입마스크로 상기 반도체 기판의 전면에 이온주입을 실시하는 단계; 상기 제1포토레지스트 패턴을 제거하는 단계; 상기 패드 산화막 상에 질화막 패턴을 형성하는 단계; 상기 질화막 패턴이 형성된 기판을 산화시켜 필드산화막 및 제1확산층을 형성하는 단계; 상기 필드 산화막이 형성된 기판의 전면에 불순물이 도핑된 하부 플레이트용 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막을 열처리하여 상기 제1확산층 상에 제2확산층을 형성하는 단계; 상기 폴리실리콘막을 패터닝하여 상기 제2확산층 상에 하부 플레이트 전극을 형성하는 단계; 및 상기 하부 플레이트 전극 상에 유전체막 및 상부 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제4항에 있어서, 상기 유전체막은 산화막, 질화막 및 산화막의 복합막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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| KR1019950065745A KR0157119B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체 장치 및 그 제조방법 |
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