KR100212175B1 - 반도체 소자의 저항 형성방법 - Google Patents

반도체 소자의 저항 형성방법 Download PDF

Info

Publication number
KR100212175B1
KR100212175B1 KR1019960077738A KR19960077738A KR100212175B1 KR 100212175 B1 KR100212175 B1 KR 100212175B1 KR 1019960077738 A KR1019960077738 A KR 1019960077738A KR 19960077738 A KR19960077738 A KR 19960077738A KR 100212175 B1 KR100212175 B1 KR 100212175B1
Authority
KR
South Korea
Prior art keywords
forming
resistor
insulating layer
semiconductor substrate
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019960077738A
Other languages
English (en)
Other versions
KR19980058414A (ko
Inventor
박상훈
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960077738A priority Critical patent/KR100212175B1/ko
Publication of KR19980058414A publication Critical patent/KR19980058414A/ko
Application granted granted Critical
Publication of KR100212175B1 publication Critical patent/KR100212175B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/40—Resistors
    • H10D1/47—Resistors having no potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 고저항 값을 갖는 반도체 소자의 저항 형성방법을 제공하는 것을 목적으로 한다.
본 발명은 반도체 기판 상부에 제1절연막을 형성하는 단계; 상기 제1절연막 상부의 소정 부분에 전도층 패턴을 형성하는 단계; 상기 전도층 패턴이 형성된 반도체 기판 상부에 제2절연막을 형성하는 단계; 상기 전도층 패턴들의 표면이 노출되도록 제2절연막을 식각하는 단계; 상기 결과물상에 상기 전도층 패턴과 콘택되도록 저항을 형성하는 단계; 상기 저항이 형성된 반도체 기판 상부에 하부 구조물이 매립되도록 제3절연막을 형성하는 단계; 및 상기 제3절연막을 상기 저항의 상부가 노출되도록 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 저항 형성방법
본 발명은 반도체 소자의 저항 형성방법에 관한 것으로, 보다 구체적으로는, 고저항을 갖는 반도체 소자의 저항 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 수동 소자로 이용되는 저항은 에스램과 같은 에스램 셀에서 부하를 제공하는데 이용된다.
여기서, 제1(a)도는 일반적인 반도체 기판상에 저항이 형성된 도면으로, 전도층 패턴(3)사이에 저항체용 폴리실린콘막(5)이 콘택되어져 있다.
이를 보다 자세히 설명하기 위하여, 상기 제1(a)도를 A-A'단면으로 절단하여 나타낸 단면이 제1(b)도에 도시되어져 있다.
제1(b)도를 참조하여, 먼저 반도체 기판(1) 상부에 제1절연용 산화막(2)을 형성하고, 그 상부에 전도층으로서 도핑된 폴리실리콘막을 증착한 다음, 소정 부분 식각하여 전도층 패턴(3)을 형성한다. 그리고 나서, 전체 구조물 상부에 제2절연용 산화막(4)을 소정 두께로 증착하고, 제2절연용 산화막(4)을 소정 부분 식각하여 하부의 전도층 패턴(3)의 소정 부분을 노출시킨다. 이어서, 결과물 상부에 저항체용 비도핑 폴리실리콘막(5)을 증착하고, 비도핑 폴리실리콘막(5)의 소정 부분이 노출되도록 이온 주입 마스크(도시되지 않음)을 형성한 다음, 불순물이 이온 주입된다. 이어서, 이온 주입 마스크는 공지의 방식에 의해서 제거되고, 비도핑 폴리실리콘막(5)은 소정 부분 패터닝되어 저항이 완성한다. 여기서, 미설명 부호6은 불순물 이온 주입 영역을 나타낸다.
그러나, 상기와 같은 종래의 방법에 따른 저항체는 단위 면적당 높은 저항을 갖지 못하므로, 고집적화되어가는 현재의 SRAM과 같은 부하 저항으로 적용하기 어려운 문제점이 발생하였다.
또한, 상기와 같은 공정에 의하여 형성된 저항체는 상부면에 굴곡을 지니고 있음으로 인하여, 별도의 평탄화 공정을 진행하여야 하는 번거로움을 지니고 있다.
더구나, 상기 저항체용 폴리실리콘막에 별도의 이온 주입마스크를 형성한 후, 불순물을 이온 주입하므로서, 공정이 번거로워 지는 문제점이 발생한다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 저항 공식(R=ρI/S, ρ: 비저항, I : 길이, S : 면적)에 의거하여 저항의 면적을 최소화하여 고저항을 지니는 반도체 소자의 저항 형성방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 별도의 평탄화 공정 없이도 상부면의 평탄한 반도체 소자의 저항 형성방법을 제공하는 것을 목적으로 한다.
또한, 별도의 이온 주입 마스크의 형성공정을 배제하여 공정의 단순화를 이룰 수 있는 반도체 소자의 저항 형성방법을 제공하는 것을 목적으로 한다.
제1(a)도는 일반적인 반도체 기판상에 저항이 형성된 평면도.
제1(b)도는 종래의 반도체 소자의 저항 형성방법을 설명하기 위한 단면도.
제2(a)~(d)도는 본 발명에 따른 반도체 소자의 저항 형성방법을 설명하기 위한 각 제조 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 제1절연용 산화막
13 : 전도층 패턴 14 : 제2절연용 산화막
16 : 비도핑 폴리실리콘막 17 : 제3절연용 산화막
18 : 불순물 이온 주입 영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 소자의 저항 형성방법은, 반도체 기판 상부에 제1절연막을 형성하는 단계; 상기 제1절연막 상부의 소정 부분에 전도층 패턴을 형성하는 단계; 상기 전도층 패턴이 형성된 반도체 기판 상부에 제2절연막을 형성하는 단계; 상기 전도층 패턴들의 표면이 노출되도록 제2절연막을 식각하는 단계; 상기 결과물상에 상기 전도층 패턴과 콘택되도록 저항을 형성하는 단계; 상기 저항이 형성된 반도체 기판 상부에 하부 구조물이 매립되도록 제3절연막을 형성하는 단계; 및 상기 제3절연막을 상기 저항의 상부가 노출되도록 제거하는 단계를 포함한다.
본 발명에 의하면, 저항체로서 작용하는 비도핑 폴리실리콘막의 두께를 상대적으로 얇게 형성하여, 단위 면적당 고저항값을 얻을 수 있으며, 공정 이후에 별도의 평탄화 공정이 요구되지 않으며, 이온 주입 마스크의 형성 공정없이 불순물을 효과적으로 이온 주입하여, 공정의 단순화를 이룰 수 있다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명에 바람직한 실시예를 자세히 설명하도록 한다.
첨부된 도면 제2(a)도 내지 제2(d)도는 본 발명에 따른 반도체 소자의 저항 형성방법을 설명하기 위한 각 제조 공정별 단면도이다.
먼저, 제2(a)도에 도시된 바와 같이, 반도체 기판(11) 상부에 제1절연용 산화막(12)을 형성하고, 그 상부에 전도층으로서, 도핑된 폴리실리콘막이 증착된다. 이어서, 도핑된 폴리실리콘막이 소정 부분 식각되어, 전도층 패턴(13)이 형성된 후, 반도체 기판(1) 상부에 제2절연용 산화막(14) 예를들어, TEOS막이 약 1000 내지 3000Å두께로 증착된다. 그런다음, 제2절연용 산화막(14)상부에 이후의 부하 저항과 콘택을 이루기 위한 콘택용 마스크 패턴(15)이 형성된다. 그러고 나서, 상기 콘택용 마스크 패턴(15)의 형태로 상기 제2절연용 산화막(14)을 패터닝한 다음, 마스크 패턴(15)은 공지의 방식에 의하여 제거된다.
다음에, 제2(b)도에 도시된 바와 같이, 제2절연용 산화막(14)이 형성된 반도체 기판(11)의 결과물 상부에 저항체로서 불순물이 도핑되지 않은 비도핑 폴리실리콘막(16)이 비교적 박막으로 예를 들어, 500내지 1000Å의 두께로 증착된 다음, 저항의 형태로 소정 부분 패터닝 된다. 그후, 반도체 기판(11) 상부에 하부 구조물이 매립될 정도의 두께를 지닌 제3절연용 산화막(17)이 형성된다. 이때, 제3절연용 산화막(17)은 약 5000내지 10000Å의 두께를 지니며, 예를들어, TEOS막이 이용된다.
이어서, 제2(c)도를 참조하여, 저항체의 평탄화를 제공하기 위하여, 제3절영욘 산화막(17)은 비도핑 폴리실리콘막(16)이 노출되도록 화학적 기계적 연마 방식에 의하여 제거되어, 표면이 평탄화된다.
그후, 제2(d)도에 도시된 바와 같이, 노출되어진 비도핑 폴리실리콘막(16)에 소정의 불순물이 이온 주입되어, 별도의 이온 주입마스크 없이 불순물을 이온 주입할 수 있다. 여기서, 미설명 부호18은 비도핑된 폴리실리콘막에 불순물이 도핑된 영역을 나타낸다.
본 발명에서는 비교적 얇은 두께를 갖도록 비도핑 폴리실리콘막을 형성하여, 고 저항값을 얻을 수 있다. 또한, 비도핑 폴리실리콘막 사이의 굴곡 부위에 절연막을 매립하여 평탄화를 이루며, 별도의 이온 주입 공정없이 노출된 비도핑 폴리실리콘막에 선택적으로 불순물을 이온 주입하므로서, 공정 스텝이 절감된다.
또한, 본 발명은 상기 실시예에 한정되는 것은 아니다. 예를 들면, 상기 실시예에서는 제2절연용 산화막 및 제3절연용 산화막으로 TEOS막을 이용하였지만 그 밖의 절연 특성이 우수한 막을 이용하여도 본 발명과 동일한 효과를 얻을 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 저항체로서 작용하는 비도핑 폴리실리콘막의 두께를 상대적으로 얇게 형성하여, 단위 면적당 고저항값을 얻을 수 있으며, 공정 이후에 별도의 평탄화 공저이 요구되지 않으며, 이온 주입 마스크의 형성 공정없이 불순물을 효과적으로 이온 주입하여, 공정의 단순화를 이룰 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않은 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. 반도체 기판 상부에 제1절연막을 형성하는 단계; 상기 제1절연막 상부의 소정 부분에 전도층 패턴을 형성하는 단계; 상기 전도층 패턴이 형성된 반도체 기판 상부에 제2절연막을 형성하는 단계; 상기 전도층 패턴들의 표면이 노출되도록 제2절연막을 식각하는 단계; 상기 결과물상에 상기 전도층 패턴과 콘택되도록 저항을 형성하는 단계; 상기 저항이 형성된 반도체 기판 상부에 하부 구조물이 매립되도록 제3절연막을 형성하는 단계; 및 상기 제3절연막을 상기 저항의 상부가 노출되도록 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
  2. 제1항에 있어서, 상기 저항은 불순물이 도핑되지 않은 폴리실리콘막으로 된 것을 특징으로 하는 반도체 소자의 저항 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 저항을 형성하는 단계는, 상기 제2절연막이 형성된 반도체 기판 상부에 불순물이 도핑되지 않은 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막을 저항의 형태로 소정 부분 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
  4. 제3항에 있어서, 상기 불순물이 도핑되지 않은 폴리실리콘막의 두께는 500내지 1000Å인 것을 특징으로 하는 반도체 소자의 저항 형성방법.
  5. 제1항에 있어서, 상기 전도체 패턴을 형성하는 단계는, 제1절연막 상부에 불순물이 도핑된 폴리실리콘막을 증착하는 단계; 및 상기 폴리실리콘막을 소정 부분 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
  6. 제1항에 있어서, 상기 제3절연막은 5000 내지 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
  7. 제1항에 있어서, 상기 제2 및 제3절연막은 TEOS막이 것을 특징으로 하는 반도체 소자의 저항 형성방법.
  8. 제1항에 있어서, 상기 제3절연막을 제거하는 단계 이후에, 노출된 저항에 불순물을 이온 주입하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
KR1019960077738A 1996-12-30 1996-12-30 반도체 소자의 저항 형성방법 Expired - Fee Related KR100212175B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960077738A KR100212175B1 (ko) 1996-12-30 1996-12-30 반도체 소자의 저항 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960077738A KR100212175B1 (ko) 1996-12-30 1996-12-30 반도체 소자의 저항 형성방법

Publications (2)

Publication Number Publication Date
KR19980058414A KR19980058414A (ko) 1998-10-07
KR100212175B1 true KR100212175B1 (ko) 1999-08-02

Family

ID=19492674

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960077738A Expired - Fee Related KR100212175B1 (ko) 1996-12-30 1996-12-30 반도체 소자의 저항 형성방법

Country Status (1)

Country Link
KR (1) KR100212175B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100767540B1 (ko) * 2001-04-13 2007-10-17 후지 덴키 홀딩스 가부시끼가이샤 반도체 장치

Also Published As

Publication number Publication date
KR19980058414A (ko) 1998-10-07

Similar Documents

Publication Publication Date Title
US5858843A (en) Low temperature method of forming gate electrode and gate dielectric
KR100360735B1 (ko) 집적회로 칩 및 그의 제조방법
KR0155835B1 (ko) 반도체 장치의 얼라인 키 패턴 형성방법
US4413401A (en) Method for making a semiconductor capacitor
KR20000004472A (ko) 트렌치 게이트 구조의 전력 반도체장치 및 그 제조방법
US5298443A (en) Process for forming a MOSFET
JP2000082682A (ja) 半導体―絶縁層の製造方法及びそれを有する素子の製造方法
KR0180287B1 (ko) 반도체장치의 배선구조 및 그의 제조방법
US4290186A (en) Method of making integrated semiconductor structure having an MOS and a capacitor device
US5457070A (en) Method of forming a step compensated semiconductor device
US6258726B1 (en) Method of forming isolation film for semiconductor devices
KR100471410B1 (ko) 반도체소자의 비트라인 콘택 형성방법
KR100212175B1 (ko) 반도체 소자의 저항 형성방법
US6740573B2 (en) Method for forming an integrated circuit interconnect using a dual poly process
KR20010043405A (ko) 반도체 디바이스 제조 방법
US6150227A (en) Integrated circuit structure with a gap between resistor film and substrate
KR19980064219A (ko) 집적 회로의 제조 방법
KR0156143B1 (ko) 반도체장치의 평탄화방법
US4679306A (en) Self-aligned process for forming dielectrically isolating regions formed in semiconductor device
KR0157119B1 (ko) 반도체 장치 및 그 제조방법
KR100269275B1 (ko) 반도체장치및그의제조방법
KR100325465B1 (ko) 반도체 소자의 제조방법
KR19990056756A (ko) 아날로그 반도체 소자의 제조 방법
KR100204911B1 (ko) 반도체장치의 플러그 형성 방법
KR0147770B1 (ko) 반도체 장치 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19961230

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19961230

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19990210

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19990507

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19990508

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20020417

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20030417

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20040326

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20050422

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20050422

Start annual number: 7

End annual number: 7

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20070410