KR100360735B1 - 집적회로 칩 및 그의 제조방법 - Google Patents

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Abstract

집적회로 장치를 제조하는 방법 및 구조물을 개시하는 데, 이는 기판에 저장장치를 형성하고, 저장장치위에 기판에서 게이트 구조물을 리소그래픽으로 형성하고, 게이트 개구부에 제1 스페이서를 형성하고, 제1 스페이서를 사용하여 기판에 스트랩 개구부를 형성하여 스트랩 개구부를 정렬시키고, 스트랩 개구부에 제2 스페이서를 형성하고, 제2 스페이서를 사용하여 기판에 격리 개구부를 형성하여 격리 개구부를 정렬시키고, 격리 개구부를 격리 재료로써 채우고, 제1 스페이서 및, 제 2 스페이서의 일부를 제거하여 게이트 개구부에 스텝을 형성하고, (여기서, 제2 스페이서는 저장장치에 전기접속된 적어도 하나의 도전성 스트랩을 포함), 도전성 스트랩에 인접한 기판에 제1 확산영역을 형성하고, 기판 및 스텝 위에 게이트 절연층을 형성하고, 스텝 위의 게이트 절연층의 일부 위에 게이트 도체를 형성하고, 게이트 도체에 인접한 기판에 제2 확산영역을 형성하고, 그리고, 확산영역 위에 및 게이트 도체로부터 격리되는 접점을 형성하는 데, 여기서, 게이트 도체에서의 전압은 스텝에 인접한 기판에서 도전 영역을 형성하고, 도전 영역은 스트랩과 접점을 전기접속시킨다.

Description

집적회로 칩 및 그의 제조방법{FORMATION OF 5F2 CELL WITH PARTIALLY VERTICAL TRANSISTOR AND GATE CONDUCTOR ALIGNED BURIED STRAP WITH RAISED SHALLOW TRENCH ISOLATION REGION}
본 발명은 전반적으로 집적회로에 관한 것으로, 특히 트랜지스터를 저장장치에 연결시키는 스트랩(straps)에 관한 것이다.
트랜지스터 장치의 전반적인 크기를 감소시키므로써 이러한 장치의 스케일링을 증가시킬 수 있는 수직형 트랜지스터는 반도체 분야에 잘 알려져 있다. 그러나, 통상적인 수직형 트랜지스터는 스트랩의 형성과 관련한 본질적인 문제를 가진다(예를 들면, 저장장치와 트랜지스터의 게이트/드레인 간의 도전 연결).
후술하는 바와 같이, 본 발명은 부분적인 수직형 트랜지스터내에 자기정렬된 매립 스트랩을 형성하므로써 이들 문제를 해결한다.
따라서, 본 발명의 목적은 기판에 저장장치를 형성하고, 이 저장장치위에 기판에서의 게이트 개구부를 리소그래픽으로(lithographically) 형성하고, 게이트 개구부에 제1 스페이서(spacer)를 형성하고, 제1 스페이서를 사용하여 기판에 스트랩 개구부를 형성하여 스트랩 개구부를 정렬시키고, 스트랩 개구부에 제2 스페이서를 형성하고, 제2 스페이서를 사용하여 기판에 격리 개구부를 형성하여 격리 개구부를 정렬시키고, 격리 개구부를 격리 재료로써 채우고, 제1 스페이서 및, 제2 스페이서의 일부를 제거하여 게이트 개구부에 스텝(a step)을 형성하고(여기서, 제2 스페이서는 저장장치에 전기접속되는 적어도 하나의 도전성 스트랩을 포함), 도전성 스트랩에 인접한 기판에 제1 확산영역을 형성하고, 기판 및 스텝 위에 게이트 절연층을 형성하고, 스텝 위의 게이트 절연층의 일부 위에 게이트 도체를 형성하고, 게이트 도체에 인접한 기판에 제2 확산층을 형성하고, 그리고, 확산영역 위에 및 게이트 도체로부터 격리되는 접점을 형성하는 단계를 포함하는데, 게이트 도체에서의 전압은 스텝에 인접한 기판에 도전 영역을 형성하고, 도전 영역은 스트랩과 접점을 전기접속시킨다.
또한, 기판에 격리 개구부를 형성하고, 격리 재료로써 격리 개구부를 채우는 단계는 능동영역 격리영역의 제1 부분을 형성하는 단계를 포함한다. 또한, 방법은 능동구역 스트립(active area strips)을 형성하여 능동구역 격리영역의 제2 부분을 형성하는 단계를 포함한다.
저장장치를 형성하는 단계는 깊은 트렌치 커패시터를 형성하는 단계를 포함하고, 스트랩은 깊은 트렌치 커패시터의 평면을 양분한다. 또한, 게이트 개구부는 스트랩 개구부보다 넓으며, 스트랩 개구부는 격리 개구부보다 넓다. 집적회로 장치는 부분적인 수직형 트랜지스터이고, 스트랩은 또한 소스 영역이며, 접점은 드레인 영역이다.
또한, 본 발명은 집적회로 칩을 제조하는 방법을 포함하는 데, 이 방법은, 기판에 적어도 하나의 스텝을 가지는 개구부를 형성하는 단계, 스텝 아래의 개구부에 제1 도체를 형성하는 단계, 제1 도체에 인접한 기판에 제1 확산영역을 형성하고, 스텝 위에 게이트 도체를 형성하는 단계, 게이트 도체에 인접한 기판위에 제2 도체를 형성하는 단계, 제2 도체에 인접한 기판에 제2 확산영역을 형성하는 단계를 포함한다. 개구부를 형성하는 단계는, 기판에 게이트 개구부를 리소그래픽적으로 형성하는 단계, 게이트 개구부에 제1 스페이서를 형성하는 단계, 제1 스페이서를 사용하여 기판에 스트랩 개구부를 형성하여 스트랩 개구부를 정렬시키는 단계, 스트랩 개구부에 제2 스페이서를 형성하는 단계, 그리고, 제2 스페이서를 사용하여 격리 개구부를 형성하여 격리 개구부를 정렬시키는 단계를 더 포함한다. 격리 개구부를 격리 재료로써 채우며, 격리 개구부를 형성하는 단계 및 격리 개구부를 격리 재료로써 채우는 단계는 능동구역 격리영역의 제1 부분을 형성하고, 전술한 방법은 능동구역 스트립을 형성하여 능동구역 격리영역의 제2 부분을 형성하는 단계를 더 포함한다. 제1 스페이서 및, 제2 스페이서의 일부를 제거하여 개구부에 스텝을 형성하며, 제2 스페이서는 제1 도체이다. 또한, 게이트 개구부는 스트랩 개구부보다 넓고, 스트랩 개구부는 격리 개구부보다 넓다. 게이트 도체에서 전압은 스텝에 인접한 기판에 도전 영역을 형성하고, 도전 영역은 제1 도체와 제2 도체를 전기접속시킨다. 개구부는 깊은 트렌치 커패시터 위에 형성되며, 제1 도체는 깊은 트렌치 커패시터의 평면을 양분한다. 집적회로 장치는 부분적인 수직형 트랜지스터이며, 제1 도체는 소스 영역이고, 제2 도체는 드레인 영역이다.
본 발명에 따르는 집적회로 칩은 기판, 기판에서 적어도 한 스텝을 가진 개구부, 스텝 아래의 개구부에서의 제1 도체, 제1 도체에 인접한 기판에서의 제1 확산영역, 스텝 위의 게이트 도체, 게이트 도체에 인접한 기판 위의 제2 도체, 및 제2 도체에 인접한 기판에서의 제2 확산영역을 포함한다.
집적회로 칩 개구부는 리소그래픽으로 형성한 게이트 개구부, 제1 스페이서를 사용하여 게이트 개구부와 정렬된 스트랩 개구부, 및 제2 스페이서를 사용하여 스트랩 개구부와 정렬된 격리 개구부를 포함한다. 또한, 집적회로 칩은 격리 개구부를 채우는 격리 재료를 포함하고, 격리 재료는 능동구역 격리영역의 제1 부분을 포함하고, 집적회로 칩은 능동구역 격리영역의 제2 부분을 형성하는 능동구역 스트립을 더 포함한다.
제1 스페이서 및, 제2 스페이서의 일부를 제거하여 개구부에 스텝을 형성하고, 제2 스페이서는 제1 도체를 포함한다. 게이트 개구부는 스트랩 개구부보다 넓고, 스트랩 개구부는 격리 개구부보다 넓다. 게이트 도체에서 전압은 스텝에 인접한 기판에 도전 영역을 형성하고, 도전 영역은 제1 도체와 제2 도체를 전기접속시킨다. 개구부는 깊은 트렌치 커패시터 위에 형성되며, 제1 도체는 깊은 트렌치 커패시터의 평면을 양분한다. 제1 도체는 소스 영역을 포함하고, 제2 도체는 드레인 영역을 포함하며, 집적회로 칩은 부분적인 수직형 트랜지스터를 포함한다.
리소그래픽 공정의 양을 감소시키므로써, 본 발명은 크기 감소 문제 및 정렬 부정확성을 포함한 리소그래픽 처리와 일반적으로 관련된 문제점들을 해결한다. 또한, 본 발명에서 이러한 자기정렬 방식으로 스텝을 형성하므로써, 확산영역과 수직형 트랜지스터 부분 간의 간격이 상당히 정밀해 진다. 이것은 장치를 보다 작게 만들 수 있게 하며(보다 저가이며 보다 신속하게 장치를 만들 수 있다) 결점의 수를 감소시킬 수 있어, 종래의 구조물과 비교하여 전반적으로 나은 제품을 만들 수 있다.
또한, 본 발명은 저장장치와 스트랩 사이에 보다 신뢰할만한 연결을 가져오도록 저장장치의 평면을 양분하기 위한 스트랩을 형성한다.
도 1은 본 발명에 따라서 부분적으로 완성된 수직형 트랜지스터의 개략도.
도 2는 본 발명에 따라서 부분적으로 완성된 수직형 트랜지스터의 개략도.
도 3은 본 발명에 따라서 부분적으로 완성된 수직형 트랜지스터의 개략도.
도 4은 본 발명에 따라서 부분적으로 완성된 수직형 트랜지스터의 개략도.
도 5은 본 발명에 따라서 부분적으로 완성된 수직형 트랜지스터의 개략도.
도 6은 본 발명에 따라서 부분적으로 완성된 수직형 트랜지스터의 개략도.
도 7은 본 발명에 따라서 부분적으로 완성된 수직형 트랜지스터의 개략도.
도 8은 본 발명에 따라서 부분적으로 완성된 수직형 트랜지스터의 개략도.
도 9a 및 도 9b는 본 발명에 따라서 부분적으로 완성된 수직형 트랜지스터를 개략적으로 도시한 단면도 및 평면도.
도 10은 본 발명에 따라서 완성된 수직형 트랜지스터의 개략도.
도 11은 본 발명의 바람직한 실시예를 도시하는 흐름도.
도면의 주요 부분에 대한 부호의 설명
20: 게이트 개구부 30: 제1 스페이서
33: 스트랩 개구부 34: 스텝
40: 제2 스페이서 41: 격리 개구부
61: 제1 확산영역 80: 게이트 절연물
81: 게이트 도체 104: 격리 트렌치
106: 제2 확산영역
본 발명의 상기 및 다른 목적, 양상 및 장점들은 도면을 참조한 후술되는 본 발명의 바람직한 실시예의 상세한 설명으로부터 보다 명백해질 것이다.
이제 도 1을 참조하여, 본 발명의 제1 실시예에 따라서 부분적으로 형성된 트랜지스터가 도시되어 있다. 특히, 도 1은 (패드 산화물과 같은) 제1 절연물(11) 및 (패드 실리콘 질화물과 같은) 제2 절연물(12)이 상부에 형성되어 있는 실리콘 기판(10)을 도시한다.
본 기술분야에 잘 알려진 공정을 사용하여, 기판(10)에 트렌치(13)를 형성한다. 이러한 통상적인 공정은 리소그래픽 마스킹 및 통상적인 에칭 기법을 포함할 수 있다. 이후에, 트렌치(13)의 상부 부분(예를 들면, 상부 1.5㎛)은 (칼라 산화물과 같은) 얇은(예를 들면, 30㎚ 두께) 절연 칼라(14)로 입혀진다. 트렌치내에서 절연 칼라(14)를 제1 절연층(11) 바로 아래의 지점까지 리세스한다. 트렌치(13)에 (폴리실리콘, 금속 또는 합금과 같은) 도전성 재료(16)를 증착시키고, 구조물을 예를 들면, 화학기계적 폴리싱 또는 다른 유사한 잘 알려진 기법을 사용하여 평탄화시킨다. 그후, 절연층(11) 아래 지점 까지(예를 들면, 트렌치(13)로 200- 600㎚) 리세스한다. 마지막으로, 트렌치(14)내에 (산화물 또는 질화물과 같은) 부가적인 절연물(17)을 형성한다.
도 2에 도시된 바와 같이, 리소그래픽 마스킹 및 에칭과 같은 통상적인 기법을 사용하여 개구부(20)(예를 들면, 게이트 개구부)를 형성한다. 게이트 개구부(20)는 절연물(17)의 일부가 남아있게 하는 지점까지 트렌치(13) 위에 및 기판(10) 아래로 형성된다.
다음 도 3에 도시된 바와 같이, 이전에 형성된 절연물(11)을 연속시키도록 기판(10)의 노출 부분상에 (예를 들면, 성장한) 부가적인 절연물(32)을 형성한다. 절연물(32)에 사용되는 재질은 바람직하게 절연물(11)에 사용되는 재질과 동일하다(예를 들어, SiO2의 50Å). 그러나, 당업자들이 잘 아는 바와 같이, 절연물(32)은 다루는 특정 응용에 따라 상이한 재료로써 형성될 수 있다.
구조물 위에 (600Å 깊이로 형성되는 실리콘 질화물과 같은) 또다른 절연 재료층(30)을 증착시킨다. 도 3에 도시된 바와 같이, 구조물에 (반응성 이온 에칭, RIE와 같은) 선택적 에칭을 행하여 대부분의 절연물(30)을 제거하고 스페이서(30)만을 남긴다. 측벽 스페이서(30)는 절연 재료를 이방성으로 되에칭하므로써 형성된다. 이방성 에칭은 예를 들어 저압 반응성 이온 에칭제에서 수행될 수 있다. 이러한 에칭은 수직면을 에칭할시의 율 보다 높은 율로(예를 들면, 50 배) 수평면을 에칭하므로써, 에칭 공정 후에 측벽 스페이서(30)를 남긴다.
그후, 선택적인 에칭을 계속하여(예를 들면, 구조물을 오버에칭함) 도체(16)를 노출시키는 레벨까지 스트랩 개구부(33)를 형성한다. 예를 들면, 도 3의 참조번호(31)로 표시되는 바와 같이, 구조물을 약 80㎚의 거리만큼 오버에칭할 수 있다.
본 발명의 중요한 특징은 상이한 깊이를 가지며 게이트 개구부(20)보다 넓은 스트랩 개구부(33)를 형성하므로써 스텝(34)을 생성하는 데 있다. 또한, 스트랩 개구부(33)는 리소그래픽 형성 기법을 필요로 하지 않는 다. 따라서, 스트랩 개구부(33)(및 스텝(34)의 위치지정)는 게이트 개구부(20)와 자기정렬되며, 리소그래픽 기법과 관련된 크기 제한 또는 정렬 문제로 제한받지 않는 다.
다음 도 4에 도시된 바와 같이, 스트랩 개구부(33)에 폴리실리콘, 금속 또는 합금과 같은 도전성 재료(40)를 증착시킨다. 도 3에 도시된 공정에 따라서, 선택적 에칭을 사용하여 도전성 재료(40)의 일부만을 제거하여 도전성 스페이서(40)를 형성한다. 구조물을 이방성 선택적 에칭을 사용하여 다시 오버에칭하므로써 기판(10)으로 보다 깊은 제1 격리부분 개구부(41)를 형성한다. 바람직한 실시예에서, 기판(10)을 도전성 스페이서(40)의 레벨 아래 100㎚까지 부가적으로 리세스한다.
전술한 스텝(34)의 형성으로 (결국 도전성 스트랩이 될) 도체(40)는 스트랩 개구부(33)의 영역(31)을 따라 정밀하게 위치될 수 있다. 이 정밀한 배치로 인하여, 스트랩과 (후술하는 바와 같이, 차후에 형성되는) 대응하는 소스/드레인 사이의 거리를 리소그래픽 기법에 의지할 필요없이 정밀하게 제어할 수 있다. 이 공정에서는 도전성 스트랩(40)의 위치지정의 정확도가 높아져 제조 양품률이 보다 높아지며, 장치의 크기를 감소시키고 보다 신속하고 저가로 제조할 수 있게 된다.
그후, 도 5에 도시된 바와 같이, 제1 격리부분 개구부(41)내에 절연물(50)을 형성하고, 구조물을 평탄화시킨다. (후술되는 부가적인 절연물과 결합하여) 절연물(50)은 능동구역들을 서로 분리시키고, (보다 상세히 후술되는) 능동구역 정의 마스크를 극적으로 단순화시키므로써, 결함을 감소시키고 제조 양품률을 증가시키며, 보다 신뢰할만한 장치를 제조하게 한다. 그후, 도 6에 도시된 바와 같이, 절연 재료(12, 30)를 핫 인산 에칭과 같은 선택적 에칭으로써 제거한다.
당업자라면 본 개시된 내용으로볼 때 상이한 재료들을 사용하여 도 6에 도시된 구조물을 형성할 수 있고, 따라서, 상이한 선택적 에칭 해결방안을 활용하여 절연물(12, 30)을 제거할 수 있으며, 여전히 절연물(11)을 남길 수 있다는 것을 알 수 있을 것이다. 바람직한 실시예에서, 선택적 에칭은 핫 인산을 포함한다. 또한, 도 6에 도시된 바와 같이, 에칭 공정을 제어하여 지지되지 않는 절연물(50)을 남기고, 도전성 스페이서(40)의 일부만을 제거(예를 들면, 도전성 스페이서(40)의 대략 300-600Å을 제거)할 수 있다. 이 에칭 공정의 주된 특징은 도전성스페이서(40)를 리세스하여 스텝(34)의 레벨의 바로 아래에 디보트(divot)(60)를 형성하는 데 있다.
또한, 이때 스트랩(40)에 인접한 기판의 영역에 제1 확산영역(61)을 형성한다. 바람직한 실시예에서, 도전성 재료(40)는 구조물이 가열될 때(예를 들면, 800℃ 이상) 스트랩(40)으로부터 기판속으로 확산되는 불순물(예를 들면, 비소, 인등)을 포함한다.
도 7에 도시된 바와 같이, 예를 들면, 불화수소산을 사용하여 절연층(11, 32)을 제거한다. 그후, 기판의 노출면상에 제거가능한 층(70)(예를 들면, 산화물, 질화물등)을 형성한다. 이 시점에서, 잘 알려진 공정 및 불순물을 사용하여 장치 임플란트를 수행할 수 있다.
그후, 절연층(71)(바람직하게는 산화물, 질화물 또는 산질화물)을 (바람직한 300Å 두께까지) 증착시킨다. 그다음, 도 8에 도시된 바와같이, (HF, HF/글리세롤 에칭 용제와 같은) 습식 에칭을 사용하여 제거가능한 층(70) 및 절연물(71)을 제거한다. 습식 에칭은 제거가능한 층(70) 위의 절연물(71)의 일부를 제거하므로써, 절연물(71)의 일부가 스트랩(40)을 절연시키기 위해 디보트(60)에 남아있도록 제거가능한 층(70)에서 분해된다.
또한 도 8에 도시된 바와 같이, 산화물 성장과 같은 통상적인 형성 기법을 사용하여 노출된 기판(10) 표면 위에 산화물과 같은 게이트 절연 재료(80)를 형성한다. 다음, 폴리실리콘, 금속 또는 합금과 같은 도전성 재료를 증착시키므로써 도전 게이트층(81)을 형성한다. 그후, 게이트 도체(81)를 (화학기계적 연마와 같은 통상적인 기법을 사용하여) 평탄화하고, 실리콘 질화물 패드와 같은 패드 절연물(82)을 증착시킨 후 전술한 바와 같은 잘 알려진 통상적인 기법을 사용하여 평탄화한다.
도 9a 및 도 9b에 도시된 바와 같이, 격리영역(901)을 형성하므로써 회로의 능동구역 장치를 정의한다. 도 9b는 도 9a에 도시된 구조물을 라인 A-A으로 절단한 평면도이다.
특히, 라인(900)을 따라 구조물위에 능동구역 정의 마스크를 리소그래픽적으로 형성하고, 이 구조물을 에칭하여 능동구역을 형성한다. 능동구역 개구부를 절연 재료(901)로써 채운다. 절연물 재료(901)는 바람직하게 고밀도 플라즈마 산화물(또는 테트라에틸오소실리케이트-TEOS)이다. 본 발명의 중요한 장점은 제1 격리부분 개구부(41)(및 절연물(50))가 능동구역 격리영역의 제1 부분을 형성하므로 능동구역 마스크(900)가 통상적인 능동구역 마스크와 비교하여 상당히 단순하다는 데 있다. 따라서, 도 9b의 평면도에 도시된 바와 같이, 격리 재료(901)의 능동구역의 제2 부분은 구조물을 따라 형성된 단순한 스트립일 수 있다.
도 9a의 도전성 스트랩(40)을 도 9b에 관하여 그들의 위치를 보다 명백히 도시하기 위하여 스트랩(903, 904)으로서 번호를 다시 매겼다. 도 9b는 깊은 트렌치 저장장치(16), 스트랩(903)과 스트랩(904)를 분리시키는 격리영역(50)을 도시한다. 스트랩(904)은 도 9a의 단면에서 볼 수 없는 또다른 깊은 트렌치 저장장치(906)에 연결된다. 또한, 수직형 트랜지스터 측벽(905)이 도 9a 및 도 9b에 도시되어 있다. 또한, 도 9b는 깊은 트렌치 저장장치(16)와 유사한 부가적인 깊은 트렌치 저장장치(909, 912)를 도시한다. 도 9b는 트랜지스터의 수직 부분(905)과 유사한 트랜지스터의 부가적인 수직 부분(902, 907, 911)을 더 도시한다. 또한, 도 9b는 스트랩(908, 910)을 분리시키는 또 다른 격리영역(914)를 도시한다.
도 9b에 도시된 본 발명의 또다른 장점은 스트랩(903, 904, 908, 910)이 깊은 트렌치 저장장치(16, 906, 909, 912)의 각각을 양분하는 평면을 따라 형성된다는 것이다. 환언하면, 본 발명의 스트랩(903, 904, 908, 910)은 깊은 트렌치 저장장치로부터 외부로 연장되어, 깊은 트렌치 저장장치의 수직벽에 다소 수직한다. 이와 반대로, 통상적인 스트랩은 일반적으로 깊은 트렌치 저장장치의 바깥 주변을 따라 형성되고, 깊은 트렌치 저장장치의 형태를 따른다. 본 발명의 스트랩이 깊은 트렌치 저장장치의 평면을 양분하여 스트랩과 깊은 트렌치 저장장치 사이에 보다 신뢰할만한 연결을 제공하므로, 본 발명은 이러한 통상적인 스트랩보다 우수하다.
격리영역(901)을 형성한 후에, 에칭을 사용하여 보호 갭(82)을 제거하므로써, 격리영역(901)이 도체(81) 위로 연장될 수 있고, 성장한 얕은 트렌치 격리(RSTI) 영역을 생성한다.
그후, 도 10에 도시된 바와 같이, 나머지 게이트 스택 구조물을 형성한다. 특히, 이전의 게이트 도체 재료(81) 위에 부가적인 게이트 도체 재료(100)를 증착시킨다. 제2 게이트 도체 재료(100)는 이전의 게이트 도체(81)에 사용된 재료와 동일하거나 혹은 상이할 수 있다. 다음, 실리사이트층(예를 들면, 텅스텐 실리콘 WSiX층)과 같은 도전층을 형성하여 게이트 도체(81, 100)의 저항을 감소시킨다. 마지막으로, 통상적인 잘 알려진 공정을 사용하여 갭(102)층을 형성한다. 예를 들면, 갭(102)은 대략 200Å의 두께를 가지는 실리콘 질화물 패드 재료를 포함할 수 있다.
그후, 통상적인 리소그래픽 및 에칭 기법을 사용하여 게이트 도체 스택을 패턴화시켜 도 10에 도시된 구조물을 얻는다. 전술한 에칭 공정에 의해 정의되는 개구부에 절연 스페이서(103)를 형성한다. 특히, (실리콘 질화물등과 같은) 절연 재료를 증착시키고 등방성 에칭하여 모든 수평면으로부터 스페이서 재료(103)를 제거하고, 수직면상에 스페이서 재료(103)를 남긴다.
스페이서(103)의 형성 이전에 혹은 이후에, 개구부(105)에 불순물을 증착시켜 확산영역(106)을 형성한다. 특정한 회로 응용에 따라, 개구부(105)에 불순물을 주입하기 전에 도핑되지 않은 개구부를 마스킹할 필요가 있을 수 있다. (다른 선택적인 개구부 뿐만 아니라) 개구부(104, 105)를 도전성 재료로써 채우므로써, 회로에 다양한 접촉선을 형성한다.
도 11은 본 발명의 실시예를 도시하는 흐름도이다. 특히, 단계(1100)에서 저장장치(15)를 형성한다. 단계(1101)에서 게이트 개구부(20)를 리소그래픽으로 형성한다. 단계(1102)에서 제1 스페이서(30)를 형성하고, 단계(1103)에서 스트랩 개구부(33)를 형성한다. 단계(1104)에서 제2 스페이서(40)를 형성하고, 단계(1105)에서 도시된 바와 같이 격리 개구부(41)를 형성한다. 단계(1106)에서 격리 개구부(41)를 격리 재료(50)로써 채운다. 단계(1107)에서 제1 스페이서(30) 및 제2 스페이서(40)의 일부를 제거하여 스텝(34)을 형성한다. 단계(1108)에서제1 확산영역(61)을 형성하고, 단계(1109)에서 게이트 절연물(80)을 형성한다. 단계(1110)에서 게이트 도체(108) 및 격리 트렌치(104)를 형성하고, 단계(1111)에서 제2 확산영역(106)을 형성한다. 단계(1112)에서 접점(15)을 형성한다.
동작시에, 전압을 게이트 도체(108)에 인가할 때, 확산영역(106, 61) 사이의 수직형 트랜지스터 부분(905)을 따라 기판(10)(예를 들면, P형 기판)의 일부가 도전성이 되어 개구부(105)와 스트랩(904) 간의 전기접촉을 만들 수 있다. 도 9b에 도시된 바와 같이 저장장치(906)에 연결된다.
전술한 바와 같이, 본 발명은 수직형(또는 부분적인 수직형) 트랜지스터를 형성하는 데 필요한 리소그래픽 단계의 수를 감소시키므로써 다수의 장점을 가진다. 특히, 단일 개구부(20)만을 리소그래픽 공정으로써 형성한다. 후속된 스트랩 개구부(33) 및 제1 격리부분 개구부(41)는 스페이서 기술 및 오버에칭을 사용하여 자기정렬된다.
리소그래픽 공정의 수를 감소시키므로써, 본 발명은 크기 감소 문제, 정렬 부정확성등을 포함한, 리소그래픽 공정과 일반적으로 관련된 문제들을 해결한다. 또한, 자기정렬 방식으로 스텝(34)을 형성하므로써, 본 발명에서 확산영역(61, 106)과 수직형 트랜지스터 부분(905) 간의 간격은 상당히 정밀하게 된다. 이로써, 장치를 더욱 작게 만들 수 있고(장치를 더욱 저가로 및 더욱 신속하게 만들 수 있다) 결점의 수를 감소시키므로써 통상적인 구조물과 비교하여 전반적으로 우수한 제품을 만들 수 있다.
또한, 본 발명은 저장장치(16, 906, 909, 912)의 평면을 양분하는 스트랩(903, 904, 908, 910)을 형성하여 저장장치와 스트랩 간의 보다 신뢰할만한 접속을 가능하게 한다.
본 발명은 바람직한 실시예로써 설명되었지만, 당업자라면 첨부된 특허청구의 범위의 사상 및 범주내에서 변경을 행할 수 있음을 알 것이다.

Claims (21)

  1. 기판에 적어도 하나의 스텝(step)을 가지는 개구부를 형성하는 단계,
    상기 개구부에서 상기 스텝 아래에 제 1 도체를 형성하는 단계,
    상기 기판에서 상기 제1 도체에 인접하여 상기 스텝의 아래에 제 1 확산영역을 형성하는 단계,
    상기 스텝 위에 게이트 도체를 형성하는 단계,
    상기 기판 위에 상기 게이트 도체에 인접하여 제 2 도체를 형성하는 단계, 및
    상기 기판 위에 상기 제 2 도체에 인접하여 제 2 확산 영역을 형성하는 단계
    를 포함하는 집적회로 칩의 제조방법.
  2. 제 1 항에 있어서,
    상기 개구부를 형성하는 단계는
    상기 기판에 게이트 개구부를 리소그래픽으로 형성하는 단계,
    상기 게이트 개구부에 제1 스페이서를 형성하는 단계,
    상기 제1 스페이서를 사용하여 상기 기판에 스트랩 개구부를 형성하여 상기 스트랩 개구부를 정렬시키는 단계,
    상기 스트랩 개구부에 제 2 스페이서를 형성하는 단계, 및
    상기 제2 스페이서를 사용하여 상기 기판에 격리 개구부를 형성하여 상기 격리 개구부를 정렬시키는 단계
    를 포함하는 집적회로 칩의 제조방법.
  3. 제 2 항에 있어서,
    상기 격리 개구부를 격리 재료로써 채우는 단계를 더 포함하고,
    상기 기판에 상기 격리 개구부를 형성하는 단계 및, 상기 격리 개구부를 격리 재료로써 채우는 단계는 능동구역 격리영역의 제1 부분을 형성하는 단계를 포함하고,
    상기 방법은 능동구역 스트립(active area strips)을 형성하여 상기 능동구역 격리영역의 제2 부분을 형성하는 단계를 더 포함하는 집적회로 칩의 제조방법.
  4. 제 2 항에 있어서,
    상기 제1 스페이서 및, 제2 스페이서의 일부를 제거하여 상기 개구부에 상기 스텝을 형성하는 단계를 더 포함하고, 상기 제2 스페이서는 상기 제1 도체를 구성하는 집적회로 칩의 제조방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 게이트 도체에서의 전압은 상기 기판에서 상기 스텝에 인접하여 도전 영역을 형성하고, 상기 도전 영역은 상기 제1 도체와 상기 제2 도체를 전기접속시키는 집적회로 칩의 제조방법.
  7. 제 1 항에 있어서,
    상기 개구부는 깊은 트렌치 커패시터 위에 형성되고, 상기 제1 도체는 상기 깊은 트렌치 커패시터의 평면을 양분하는 집적회로 칩의 제조방법.
  8. 삭제
  9. 기판에 저장장치를 형성하는 단계,
    상기 기판에서 상기 저장장치 위에 게이트 개구부를 리소그래픽으로 형성하는 단계,
    상기 게이트 개구부에 제1 스페이서를 형성하는 단계,
    상기 제1 스페이서를 사용하여 상기 기판에 스트랩 개구부를 형성하여 상기 스트랩 개구부를 정렬시키는 단계,
    상기 스트랩 개구부에 제2 스페이서를 형성하는 단계,
    상기 제2 스페이서를 사용하여 상기 기판에 격리 개구부를 형성하여 상기 격리 개구부를 정렬시키는 단계,
    상기 격리 개구부를 격리 재료로써 채우는 단계,
    상기 제1 스페이서 및, 상기 제2 스페이서의 일부를 제거하여 상기 게이트 개구부에 스텝을 형성하는 단계로서, 상기 제2 스페이서는 상기 저장장치에 전기접속된 적어도 하나의 도전성 스트랩을 포함하는 상기 단계,
    상기 기판에서 상기 도전성 스트랩에 인접하여 제 1 확산 영역을 형성하는 단계,
    상기 기판 및 상기 스텝 위에 게이트 절연층을 형성하는 단계,
    상기 스텝 위의 상기 게이트 절연층의 일부위에 게이트 도체를 형성하는 단계,
    상기 기판에서 상기 게이트 도체에 인접하여 제 2 확산영역을 형성하는 단계,
    상기 확산영역 위에, 및 상기 게이트 도체와 격리되는 접점을 형성하는 단계
    를 포함하고,
    상기 게이트 도체에서의 전압은 상기 기판에서 상기 스텝에 인접하여 도전 영역을 형성하고, 상기 도전 영역은 상기 스트랩과 상기 접점을 전기접속시키는
    집적회로 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 기판에 상기 격리 개구부를 형성하는 단계 및, 상기 격리 개구부를 격리 물질로써 채우는 단계는 능동구역 격리영역의 제1 부분을 형성하고,
    상기 방법은 능동구역 스트립을 형성하여 상기 능동구역 격리영역의 제2 부분을 형성하는 단계를 더 포함하는 집적회로 칩의 제조방법.
  11. 제 9 항에 있어서,
    상기 저장장치를 형성하는 단계는 깊은 트렌치 커패시터를 형성하는 단계를 포함하고, 상기 스트랩은 상기 깊은 트렌치 커패시터의 평면을 양분하는 집적회로 칩의 제조방법.
  12. 삭제
  13. 삭제
  14. 기판과,
    상기 기판에 있으며, 적어도 하나의 스텝을 가지는 개구부와,
    상기 개구부에서 상기 스텝 아래의 제 1 도체와,
    상기 기판에서 상기 제 1 도체에 인접하며 상기 스텝 아래에 있는 제 1 확산영역,
    상기 스텝 위의 게이트 도체와,
    상기 기판 위에서 상기 게이트 도체에 인접한 제 2 도체와,
    상기 기판에서 상기 제2 도체에 인접한 제 2 확산영역
    을 포함하는 집적회로 칩.
  15. 제 14 항에 있어서,
    상기 개구부는
    리소그래픽으로 형성된 게이트 개구부와,
    제1 스페이서를 사용하여 상기 게이트 개구부와 정렬된 스트랩 개구부와,
    제2 스페이서를 사용하여 상기 스트랩 개구부와 정렬된 격리 개구부를 포함하는 집적회로 칩.
  16. 제 15 항에 있어서,
    상기 격리 개구부를 채우는 격리 재료를 더 포함하고,
    상기 격리 재료는 능동구역 격리영역의 제 1 부분을 포함하고,
    상기 집적회로 칩은 상기 능동구역 격리영역의 제 2 부분을 형성하는 능동구역 스트립을 더 포함하는 집적회로 칩.
  17. 제 15 항에 있어서,
    상기 제1 스페이서 및, 상기 제 2 스페이서의 일부는 제거되어 상기 개구부에 상기 스텝을 형성하고, 상기 제 2 스페이서는 상기 제 1 도체를 포함하는 집적회로 칩.
  18. 삭제
  19. 제 14 항에 있어서,
    상기 게이트 도체에서의 전압은 상기 스텝에 인접한 상기 기판에서 도전 영역을 형성하고, 상기 도전 영역은 상기 제 1 도체와 상기 제 2 도체를 전기접속시키는 집적회로 칩.
  20. 제 14 항에 있어서,
    상기 개구부는 깊은 트렌치 커패시터 위에 형성되고, 상기 제 1 도체는 상기 깊은 트렌치 커패시터의 평면을 양분하는 집적회로 칩.
  21. 삭제
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