KR20010014899A - 집적회로 칩 및 그의 제조방법 - Google Patents
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Abstract
Description
Claims (21)
- 기판에 적어도 하나의 스텝(step)을 가지는 개구부를 형성하는 단계,상기 개구부에서 상기 스텝 아래에 제 1 도체를 형성하는 단계,상기 기판에서 상기 제1 도체에 인접하며 상기 스텝의 아래에 제 1 확산영역을 형성하는 단계,상기 스텝 위에 게이트 도체를 형성하는 단계,상기 기판에서 상기 게이트 도체에 인접하여 제 2 도체를 형성하는 단계, 및상기 기판에서 상기 제 2 도체에 인접하여 제 2 확산 영역을 형성하는 단계를 포함하는 집적회로 칩의 제조방법.
- 제 1 항에 있어서,상기 개구부를 형성하는 단계는상기 기판에 게이트 개구부를 리소그래픽으로 형성하는 단계,상기 게이트 개구부에 제1 스페이서를 형성하는 단계,상기 제1 스페이서를 사용하여 상기 기판에 스트랩 개구부를 형성하여 상기 스트랩 개구부를 정렬시키는 단계,상기 스트랩 개구부에 제 2 스페이서를 형성하는 단계, 및상기 제2 스페이서를 사용하여 상기 기판에 격리 개구부를 형성하여 상기 격리 개구부를 정렬시키는 단계를 포함하는 집적회로 칩의 제조방법.
- 제 2 항에 있어서,상기 격리 개구부를 격리 재료로써 채우는 단계를 더 포함하고,상기 기판에 상기 격리 개구부를 형성하는 단계 및, 상기 격리 개구부를 격리 재료로써 채우는 단계는 능동구역 격리영역의 제1 부분을 형성하는 단계를 포함하고,상기 방법은 능동구역 스트립(active area strips)을 형성하여 상기 능동구역 격리영역의 제2 부분을 형성하는 단계를 더 포함하는 집적회로 칩의 제조방법.
- 제 2 항에 있어서,상기 제1 스페이서 및, 제2 스페이서의 일부를 제거하여 상기 개구부에 상기 스텝을 형성하는 단계를 더 포함하고, 상기 제2 스페이서는 상기 제1 도체를 구성하는 집적회로 칩의 제조방법.
- 제 2 항에 있어서,상기 게이트 개구부는 상기 스트랩 개구부보다 넓고, 상기 스트랩 개구부는 상기 격리 개구부보다 넓은 집적회로 칩의 제조방법.
- 제 1 항에 있어서,상기 게이트 도체에서의 전압은 상기 기판에서 상기 스텝에 인접하여 도전 영역을 형성하고, 상기 도전 영역은 상기 제1 도체와 상기 제2 도체를 전기접속시키는 집적회로 칩의 제조방법.
- 제 1 항에 있어서,상기 개구부는 깊은 트렌치 커패시터 위에 형성되고, 상기 제1 도체는 상기 깊은 트렌치 커패시터의 평면을 양분하는 집적회로 칩의 제조방법.
- 제 1 항에 있어서,상기 기판에서 상기 집적회로 장치는 부분적인 종형 트랜지스터를 포함하고, 상기 제1 도체는 소스 영역을 포함하고, 상기 제2 도체는 드레인 영역을 포함하는 집적회로 칩의 제조방법.
- 기판에 저장장치를 형성하는 단계,상기 기판에서 상기 저장장치 위에 게이트 개구부를 리소그래픽으로 형성하는 단계,상기 게이트 개구부에 제1 스페이서를 형성하는 단계,상기 제1 스페이서를 사용하여 상기 기판에 스트랩 개구부를 형성하여 상기 스트랩 개구부를 정렬시키는 단계,상기 스트랩 개구부에 제2 스페이서를 형성하는 단계,상기 제2 스페이서를 사용하여 상기 기판에 격리 개구부를 형성하여 상기 격리 개구부를 정렬시키는 단계,상기 격리 개구부를 격리 재료로써 채우는 단계,상기 제1 스페이서 및, 상기 제2 스페이서의 일부를 제거하여 상기 게이트 개구부에 스텝을 형성하는 단계로서, 상기 제2 스페이서는 상기 저장장치에 전기접속된 적어도 하나의 도전성 스트랩을 포함하는 상기 단계,상기 기판에서 상기 도전성 스트랩에 인접하여 제 1 확산 영역을 형성하는 단계,상기 기판 및 상기 스텝 위에 게이트 절연층을 형성하는 단계,상기 스텝 위의 상기 게이트 절연층의 일부위에 게이트 도체를 형성하는 단계,상기 기판에서 상기 게이트 도체에 인접하여 제 2 확산영역을 형성하는 단계,상기 확산영역 위에, 및 상기 게이트 도체와 격리되는 접점을 형성하는 단계를 포함하고,상기 게이트 도체에서의 전압은 상기 기판에서 상기 스텝에 인접하여 도전 영역을 형성하고, 상기 도전 영역은 상기 스트랩과 상기 접점을 전기접속시키는집적회로 장치의 제조방법.
- 제 9 항에 있어서,상기 기판에 상기 격리 개구부를 형성하는 단계 및, 상기 격리 개구부를 격리 물질로써 채우는 단계는 능동구역 격리영역의 제1 부분을 형성하고,상기 방법은 능동구역 스트립을 형성하여 상기 능동구역 격리영역의 제2 부분을 형성하는 단계를 더 포함하는 집적회로 칩의 제조방법.
- 제 9 항에 있어서,상기 저장장치를 형성하는 단계는 깊은 트렌치 커패시터를 형성하는 단계를 포함하고, 상기 스트랩은 상기 깊은 트렌치 커패시터의 평면을양분하는 집적회로 칩의 제조방법.
- 제 9 항에 있어서,상기 게이트 개구부는 상기 스트랩 개구부보다 넓고, 상기 스트랩 개구부는 상기 격리 개구부보다 넓은 집적회로 칩의 제조방법.
- 제 9 항에 있어서,상기 집적회로 장치는 부분적으로 종형 트랜지스터를 포함하고, 상기 스트랩은 소스 영역을 포함하고, 상기 접점은 드레인 영역을 포함하는 집적회로 칩의 제조방법.
- 기판과,상기 기판에 있으며, 적어도 하나의 스텝을 가지는 개구부와,상기 개구부에서 상기 스텝 아래의 제 1 도체와,상기 기판에서 상기 제 1 도체에 인접하며 상기 스텝 아래에 있는 제 1 확산영역,상기 스텝 위의 게이트 도체와,상기 기판 위에서 상기 게이트 도체에 인접한 제 2 도체와,상기 기판에서 상기 제2 도체에 인접한 제 2 확산영역을 포함하는 집적회로 칩.
- 제 14 항에 있어서,상기 개구부는리소그래픽으로 형성된 게이트 개구부와,제1 스페이서를 사용하여 상기 게이트 개구부와 정렬된 스트랩 개구부와,제2 스페이서를 사용하여 상기 스트랩 개구부와 정렬된 격리 개구부를 포함하는 집적회로 칩.
- 제 15 항에 있어서,상기 격리 개구부를 채우는 격리 재료를 더 포함하고,상기 격리 재료는 능동구역 격리영역의 제 1 부분을 포함하고,상기 집적회로 칩은 상기 능동구역 격리영역의 제 2 부분을 형성하는 능동구역 스트립을 더 포함하는 집적회로 칩.
- 제 15 항에 있어서,상기 제1 스페이서 및, 상기 제 2 스페이서의 일부는 제거되어 상기 개구부에 상기 스텝을 형성하고, 상기 제 2 스페이서는 상기 제 1 도체를 포함하는 집적회로 칩.
- 제 15 항에 있어서,상기 게이트 개구부는 상기 스트랩 개구부보다 넓고, 상기 스트랩 개구부는 상기 격리 개구부보다 넓은 집적회로 칩.
- 제 14 항에 있어서,상기 게이트 도체에서의 전압은 상기 스텝에 인접한 상기 기판에서 도전 영역을 형성하고, 상기 도전 영역은 상기 제 1 도체와 상기 제 2 도체를 전기접속시키는 집적회로 칩.
- 제 14 항에 있어서,상기 개구부는 깊은 트렌치 커패시터 위에 형성되고, 상기 제 1 도체는 상기 깊은 트렌치 커패시터의 평면을 양분하는 집적회로 칩.
- 제 14 항에 있어서,상기 제 1 도체는 소스 영역을 포함하고, 상기 제 2 도체는 드레인 영역을 포함하고, 상기 집적회로 칩은 부분적인 종형 트랜지스터를 포함하는 집적회로 칩.
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DE19907174C1 (de) * | 1999-02-19 | 2000-09-14 | Siemens Ag | Verfahren zum Herstellen einer DRAM-Zelle mit einem Grabenkondensator |
US6190971B1 (en) * | 1999-05-13 | 2001-02-20 | International Business Machines Corporation | Formation of 5F2 cell with partially vertical transistor and gate conductor aligned buried strap with raised shallow trench isolation region |
US6566177B1 (en) * | 1999-10-25 | 2003-05-20 | International Business Machines Corporation | Silicon-on-insulator vertical array device trench capacitor DRAM |
US6339018B1 (en) * | 2000-03-09 | 2002-01-15 | International Business Machines Corporation | Silicide block bounded device |
TW451425B (en) * | 2000-05-16 | 2001-08-21 | Nanya Technology Corp | Manufacturing method for memory cell transistor |
TW552669B (en) * | 2000-06-19 | 2003-09-11 | Infineon Technologies Corp | Process for etching polysilicon gate stacks with raised shallow trench isolation structures |
US6441422B1 (en) * | 2000-11-03 | 2002-08-27 | International Business Machines Corporation | Structure and method for ultra-scalable hybrid DRAM cell with contacted P-well |
US6284593B1 (en) * | 2000-11-03 | 2001-09-04 | International Business Machines Corporation | Method for shallow trench isolated, contacted well, vertical MOSFET DRAM |
US6399973B1 (en) * | 2000-12-29 | 2002-06-04 | Intel Corporation | Technique to produce isolated junctions by forming an insulation layer |
US6570208B2 (en) * | 2001-01-18 | 2003-05-27 | International Business Machines Corporation | 6F2 Trench EDRAM cell with double-gated vertical MOSFET and self-aligned STI |
US6514816B2 (en) * | 2001-03-01 | 2003-02-04 | United Microelectronics Corp. | Method of fabricating a self-aligned shallow trench isolation |
JP2004522305A (ja) * | 2001-04-28 | 2004-07-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トレンチゲート半導体デバイスおよびそれらの製造方法 |
US6610573B2 (en) * | 2001-06-22 | 2003-08-26 | Infineon Technologies Ag | Method for forming a single wiring level for transistors with planar and vertical gates on the same substrate |
US6541810B2 (en) * | 2001-06-29 | 2003-04-01 | International Business Machines Corporation | Modified vertical MOSFET and methods of formation thereof |
DE10137341A1 (de) * | 2001-07-31 | 2003-02-27 | Infineon Technologies Ag | Verfahren zum Ausbilden eines Diffusionsgebiets |
DE10212932B4 (de) * | 2002-03-22 | 2006-02-09 | Infineon Technologies Ag | Trenchzelle für ein DRAM-Zellenfeld |
US6635525B1 (en) * | 2002-06-03 | 2003-10-21 | International Business Machines Corporation | Method of making backside buried strap for SOI DRAM trench capacitor |
US6979851B2 (en) * | 2002-10-04 | 2005-12-27 | International Business Machines Corporation | Structure and method of vertical transistor DRAM cell having a low leakage buried strap |
US6936511B2 (en) * | 2003-01-03 | 2005-08-30 | International Business Machines Corporation | Inverted buried strap structure and method for vertical transistor DRAM |
KR100549578B1 (ko) * | 2004-05-25 | 2006-02-08 | 주식회사 하이닉스반도체 | Mos 트랜지스터 제조 방법 |
DE102004043856A1 (de) * | 2004-09-10 | 2006-03-30 | Infineon Technologies Ag | Verfahren zur Herstellung einer Speicherzellenanordnung und Speicherzellenanordnung |
KR100564434B1 (ko) * | 2004-12-03 | 2006-03-28 | 주식회사 하이닉스반도체 | 리세스 게이트 및 그 제조 방법 |
US7193262B2 (en) * | 2004-12-15 | 2007-03-20 | International Business Machines Corporation | Low-cost deep trench decoupling capacitor device and process of manufacture |
KR100574497B1 (ko) * | 2004-12-24 | 2006-04-27 | 주식회사 하이닉스반도체 | 비대칭 리세스된 게이트를 갖는 mosfet 및 그 제조방법 |
KR20060087875A (ko) * | 2005-01-31 | 2006-08-03 | 주식회사 하이닉스반도체 | 스텝게이트를 갖는 반도체소자 및 그의 제조 방법 |
US7232719B2 (en) * | 2005-03-28 | 2007-06-19 | Promos Technologies Inc. | Memories having a charge storage node at least partially located in a trench in a semiconductor substrate and electrically coupled to a source/drain region formed in the substrate |
US7563686B2 (en) * | 2005-05-31 | 2009-07-21 | Nanya Technology Corporation | Method for forming a memory device with a recessed gate |
US7316952B2 (en) | 2005-05-31 | 2008-01-08 | Nanya Technology Corporation | Method for forming a memory device with a recessed gate |
KR100636680B1 (ko) * | 2005-06-29 | 2006-10-23 | 주식회사 하이닉스반도체 | 리세스 게이트 및 비대칭 불순물영역을 갖는 반도체소자 및그 제조방법 |
KR100696764B1 (ko) * | 2006-03-23 | 2007-03-19 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
US7898014B2 (en) * | 2006-03-30 | 2011-03-01 | International Business Machines Corporation | Semiconductor device structures with self-aligned doped regions and methods for forming such semiconductor device structures |
US20080048186A1 (en) * | 2006-03-30 | 2008-02-28 | International Business Machines Corporation | Design Structures Incorporating Semiconductor Device Structures with Self-Aligned Doped Regions |
TWI334222B (en) * | 2007-05-24 | 2010-12-01 | Nanya Technology Corp | Dynamic random access memory and manufacturing method thereof |
US20110084332A1 (en) * | 2009-10-08 | 2011-04-14 | Vishay General Semiconductor, Llc. | Trench termination structure |
US8039340B2 (en) | 2010-03-09 | 2011-10-18 | Micron Technology, Inc. | Methods of forming an array of memory cells, methods of forming a plurality of field effect transistors, methods of forming source/drain regions and isolation trenches, and methods of forming a series of spaced trenches into a substrate |
US9385132B2 (en) * | 2011-08-25 | 2016-07-05 | Micron Technology, Inc. | Arrays of recessed access devices, methods of forming recessed access gate constructions, and methods of forming isolation gate constructions in the fabrication of recessed access devices |
US9005463B2 (en) | 2013-05-29 | 2015-04-14 | Micron Technology, Inc. | Methods of forming a substrate opening |
US9799567B2 (en) | 2014-10-23 | 2017-10-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming source/drain contact |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4881105A (en) | 1988-06-13 | 1989-11-14 | International Business Machines Corporation | Integrated trench-transistor structure and fabrication process |
US5064777A (en) | 1990-06-28 | 1991-11-12 | International Business Machines Corporation | Fabrication method for a double trench memory cell device |
JP3128834B2 (ja) | 1991-01-28 | 2001-01-29 | 日本電気株式会社 | 半導体装置 |
US5156992A (en) * | 1991-06-25 | 1992-10-20 | Texas Instruments Incorporated | Process for forming poly-sheet pillar transistor DRAM cell |
US5214603A (en) | 1991-08-05 | 1993-05-25 | International Business Machines Corporation | Folded bitline, ultra-high density dynamic random access memory having access transistors stacked above trench storage capacitors |
KR930010677A (ko) * | 1991-11-19 | 1993-06-23 | 이헌조 | 플로터의 종이 고정장치 및 그 제어방법 |
US5185294A (en) | 1991-11-22 | 1993-02-09 | International Business Machines Corporation | Boron out-diffused surface strap process |
US5264716A (en) * | 1992-01-09 | 1993-11-23 | International Business Machines Corporation | Diffused buried plate trench dram cell array |
US5250829A (en) | 1992-01-09 | 1993-10-05 | International Business Machines Corporation | Double well substrate plate trench DRAM cell array |
KR950001775B1 (ko) * | 1992-09-26 | 1995-03-02 | 이장무 | Nc 절삭시스템 이상진단을 위한 공구파괴 모니터링 방법 |
US5363327A (en) * | 1993-01-19 | 1994-11-08 | International Business Machines Corporation | Buried-sidewall-strap two transistor one capacitor trench cell |
US5369049A (en) | 1993-12-17 | 1994-11-29 | International Business Machines Corporation | DRAM cell having raised source, drain and isolation |
US5780335A (en) * | 1994-08-26 | 1998-07-14 | International Business Machines Corporation | Method of forming a buried-sidewall-strap two transistor one capacitor trench cell |
US5627092A (en) * | 1994-09-26 | 1997-05-06 | Siemens Aktiengesellschaft | Deep trench dram process on SOI for low leakage DRAM cell |
US5543348A (en) * | 1995-03-29 | 1996-08-06 | Kabushiki Kaisha Toshiba | Controlled recrystallization of buried strap in a semiconductor memory device |
US5545583A (en) * | 1995-04-13 | 1996-08-13 | International Business Machines Corporation | Method of making semiconductor trench capacitor cell having a buried strap |
US5610441A (en) | 1995-05-19 | 1997-03-11 | International Business Machines Corporation | Angle defined trench conductor for a semiconductor device |
US5692281A (en) | 1995-10-19 | 1997-12-02 | International Business Machines Corporation | Method for making a dual trench capacitor structure |
KR100239414B1 (ko) * | 1996-11-07 | 2000-01-15 | 김영환 | 반도체 소자의 제조방법 |
TW425718B (en) * | 1997-06-11 | 2001-03-11 | Siemens Ag | Vertical transistor |
JPH1197377A (ja) * | 1997-09-24 | 1999-04-09 | Nec Corp | Soi基板の製造方法 |
US5994737A (en) * | 1997-10-16 | 1999-11-30 | Citizen Watch Co, Ltd. | Semiconductor device with bird's beak |
US6093614A (en) * | 1998-03-04 | 2000-07-25 | Siemens Aktiengesellschaft | Memory cell structure and fabrication |
US6074909A (en) * | 1998-07-31 | 2000-06-13 | Siemens Aktiengesellschaft | Apparatus and method for forming controlled deep trench top isolation layers |
US6110792A (en) * | 1998-08-19 | 2000-08-29 | International Business Machines Corporation | Method for making DRAM capacitor strap |
US6190971B1 (en) * | 1999-05-13 | 2001-02-20 | International Business Machines Corporation | Formation of 5F2 cell with partially vertical transistor and gate conductor aligned buried strap with raised shallow trench isolation region |
US6229173B1 (en) * | 1999-06-23 | 2001-05-08 | International Business Machines Corporation | Hybrid 5F2 cell layout for buried surface strap aligned to vertical transistor |
US6339018B1 (en) * | 2000-03-09 | 2002-01-15 | International Business Machines Corporation | Silicide block bounded device |
US6284593B1 (en) * | 2000-11-03 | 2001-09-04 | International Business Machines Corporation | Method for shallow trench isolated, contacted well, vertical MOSFET DRAM |
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