KR19980058414A - 반도체 소자의 저항 형성방법 - Google Patents

반도체 소자의 저항 형성방법 Download PDF

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Abstract

본 발명은 고저항 값을 갖는 반도체 소자의 저항 형성방법을 제공하는 것을 목적으로 한다.
본 발명은, 반도체 기판 상부에 제 2 절연막을 형성하는 단계; 상기 제1절연막 상부의 소정 부분에 전도층 패턴을 형성하는 단계; 상기 전도층 패턴이 형성된 반도체 기판 상부에 제2절연막을 형성하는 단계; 상기 전도층 패턴들의 표면이 노출되도록 제2절연막을 식각하는 단계; 상기 결과물상에 상기 전도층 패턴과 콘택되도록 저항을 형성하는 단계; 상기 저항이 형성된 반도체 기판 상부에 하부 구조물이 매립되도록 제3절연막을 형성하는 단계; 및 상기 제3절연막을 상기 저항의 상부가 노출되도록 제거하는 단게를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 저항 형성방법.
본 발명은 반도체 소자의 저항 형성방법에 관한 것으로, 보다 구체적으로는, 고저항을 갖는 반도체 소자의 저항 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 수동 소자로 이용되는 저항은 에스램과 같은 에스램 셀에서 부하를 제공하는데 이용된다.
여기서, 도 1A는 일반적인 반도체 기판상에 저항이 형성된 도면으로, 전도층 패턴(13) 사이에 저항체용 폴리실리콘막(5)이 콘택되어져 있다.
이를 보다 자세히 설명하기 위하여, 상기 도 1A를 A-A' 단면으로 절단하여 나타낸 단면이 도 1B에 도시되어져 있다.
도 1B를 참조하여, 먼저, 반도체 기판(1) 상부에 제 1 절연용 산화막(2)을 형성하고, 그 상부에 전도층으로서 도핑된 폴리실리콘막을 증착한다음, 소정 부분 식각하여 전도층 패턴(3)을 형성한다. 그리고 나서, 전체 구조물 상부에 제 2 절연용 산화막(4)을 소정 두께로 증착하고, 제 2 절연용 산화막(4)을 소정 부분 식각하여 하부의 전도층 패턴(3)의 소정 부분을 노출시킨다. 이어서, 결과물 상부에 저항체용 비도핑 폴리실리콘막(5)을 증착하고, 비도핑 폴리실리콘막(5)의 소정 부분이 노출되도록 이온 주입 마스크(도시되지 않음)을 형성한다음, 불순물이 이온 주입된다. 이어서, 이온 주입 마스크는 공지의 방식에 의하여 제거되고, 비도핑 폴리실리콘막(5)은 소정 부분 패터닝되어 저항이 완성한다. 여기서, 미설명 부호 6은 불순물 이온 주입 영역을 나타낸다.
그러나, 상기와 같은 종래의 방법에 따른 저항체는 단위 면적당 높은 저항을 갖지 못하므로, 고집적화되어가는 현재의 SRAM과 같은 부하 저항으로 적용하기 어려운 문제점이 발생하였다.
또한, 상기와 같은 공정에 의하여 형성된 저항체는 상부면이 굴곡을 지니고 있음으로 인하여, 별도의 평탄화 공정을 진행하여야 하는 번거로움을 지니고 있다.
더구나, 상기 저항체용 폴리실리콘막에 별도의 이온 주입마스크를 형성한 후, 불순물을 이온 주입하므로서, 공정이 번거로워 지는 문제점이 발생한다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 저항 공식(R=ρl/S, ρ : 비저항, l : 길이, S : 면적)에 의거하여 저항의 면적을 최소화하여 고저항을 지니는 반도체 소자의 저항 형성방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 별도의 평탄화 공정없이도 상부면이 평탄한 반도체 소자의 저항 형성방법을 제공하는 것을 목적으로 한다.
또한, 별도의 이온 주입 마스크의 형성공정을 배제하여 공정의 단순화를 이룰 수 있는 반도체 소자의 저항 형성방법을 제공하는 것을 목적으로 한다.
도 1A는 일반적인 반도체 기판상에 저항이 형성된 평면도.
도 1B는 종래의 반도체 소자의 저항 형성방법을 설명하기 위한 단면도.
도 2A 내지 도 2D는 본 발명에 따른 반도체 소자의 저항 형성방법을 설명하기 위한 각 제조 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판, 12 : 제 1 절연용 산화막, 13 : 전도층 패턴, 14 : 제 2 절연용 산화막, 16 : 비도핑 폴리실리콘막, 17 : 제 3 절연용 산화막, 18 : 불순물 이온 주입 영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 소자의 저항 형성방법은, 반도체 기판 상부에 제 1 절연막을 형성하는 단계; 상기 제1절연막 상부의 소정 부분에 전도층 패턴을 형성하는 단계; 상기 전도층 패턴이 형성된 반도체 기판 상부에 제2절연막을 형성하는 단계; 상기 전도층 패턴들의 표면이 노출되도록 제2절연막을 식각하는 단계; 상기 결과물상에 상기 전도층 패턴과 콘택되도록 저항을 형성하는 단계; 상기 저항이 형성된 반도체 기판 상부에 하부 구조물이 매립되도록 제3절연막을 형성하는 단계; 및 상기 제3절연막을 상기 저항의 상부가 노출되도록 제거하는 단계를 포함한다.
본 발명에 의하면, 저항체로서 작용하는 비도핑 폴리실리콘막의 두께를 상대적으로 얇게 형성하여, 단위 면적당 고저항값을 얻을 수 있으며, 공정 이후에 별도의 평탄화 공정이 요구되지 않으며, 이온 주입 마스크의 형성 공정없이 불순물을 효과적으로 이온 주입하여, 공정의 단순화를 이룰 수 있다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부된 도면 도 2A 내지 도 2D는 본 발명에 따른 반도체 소자의 저항 형성방법을 설명하기 위한 각 제조 공정별 단면도이다.
먼저, 도 2A에 도시된 바와 같이, 반도체 기판(11) 상부에 제 1 절연용 산화막(12)을 형성하고, 그 상부에 전도층으로서, 도핑된 폴리실리콘막이 증착된다. 이어서, 도핑된 폴리실리콘막이 소정 부분 식각되어, 전도층 패턴(13)이 형성된 후, 반도체 기판(1) 상부에 제 2 절연용 산화막(14) 예를 들어, TEOS막이 약 1000 내지 3000Å 두께로 증착된다. 그런다음, 제 2 절연용 산화막(14) 상부에 이후의 부하 저항과 콘택을 이루기 위한 콘택용 마스크 패턴(15)이 형성된다. 그리고 나서, 상기 콘택용 마스크 패턴(15)의 형태로 상기 제 2 절연용 산화막(14)을 패터닝한 다음, 마스크 패턴(15)은 공지의 방식에 의하여 제거된다.
다음에, 도 2B에 도시된 바와 같이, 제 2 절연용 산화막(14)이 형성된 반도체 기판(11)의 결과물 상부에 저항체로서 불순물이 도핑되지 않은 비도핑 폴리실리콘막(16)이 비교적 박막으로 예를 들어, 500 내지 1000Å의 두께로 증착된다음, 저항의 형태로 소정 부분 패터닝된다. 그후, 반도체 기판(11) 상부에 하부 구조물이 매립될 정도의 두께를 지닌 제 3 절연용 산화막(17)이 형성된다. 이때, 제 3 절연용 산화막(17)은 약 5000 내지 10000Å의 두께를 지니며, 예를들어, TEOS막이 이용된다.
이어서, 도 2C를 참조하여, 저항체의 평탄화를 제공하기 위하여, 제 3 절연용 산화막(17)은 비도핑 폴리실리콘(16)이 노출되도록 화학적 기계적 연마 방식에 의하여 제거되어, 표면이 평탄화된다.
그후, 도 2D에 도시된 바와 같이, 노출되어진 비도핑 폴리실리콘막(16)에 소정의 불순물이 이온 주입되어, 별도의 이온 주입마스크 없이 불순물을 이온 주입할 수 있다. 여기서, 미설명 부호 18은 비도핑된 폴리실리콘막에 불순물이 도핑된 영역을 나타낸다.
본 발명에서는 비교적 얇은 두께를 갖도록 비도핑 폴리실리콘막을 형성하여, 고 저항값을 얻을 수 있다. 또한, 비도핑 폴리실리콘막 사이의 굴곡 부위에 절연막을 매립하여 평탄화를 이루며, 별도의 이온 주입 공정없이 노출된 비도핑 폴리실리콘막에 선택적으로 불순물을 이온 주입하므로서, 공정 스텝이 절감된다.
또한, 본 발명은 상기 실시예에 한정되는 것은 아니다. 예를 들면, 상기 실시예에서는 제 2 절연용 산화막 및 제 3 절연용 산화막으로 TEOS막을 이용하였지만 그 밖의 절연 특성이 우수한 막을 이용하여도 본 발명과 동일한 효과를 얻을 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 저항체로서 작용하는 비도핑 폴리실리콘막의 두께를 상대적으로 얇게 형성하여, 단위 면적당 고저항값을 얻을 수 있으며, 공정 이후에 별도의 평탄화 공정이 요구되지 않으며, 이온 주입 마스크의 형성 공정없이 불순물을 효과적으로 이온 주입하여, 공정의 단순화를 이룰 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. 반도체 기판 상부에 제 1 절연막을 형성하는 단계;
    상기 제1절연막 상부의 소정 부분에 전도층 패턴을 형성하는 단계;
    상기 전도층 패턴이 형성된 반도체 기판 상부에 제2절연막을 형성하는 단계;
    상기 전도층 패턴들의 표면이 노출되도록 제2절연막을 식각하는 단계;
    상기 결과물상에 상기 전도층 패턴과 콘택되도록 저항을 형성하는 단계;
    상기 저항이 형성된 반도체 기판 상부에 하부 구조물이 매립되도록 제3절연막을 형성하는 단계; 및
    상기 제3절연막을 상기 저항의 상부가 노출되도록 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
  2. 제 1 항에 있어서, 상기 저항은 불순물이 도핑되지 않은 폴리실리콘막으로 된 것을 특징으로 하는 반도체 소자의 저항 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 저항을 형성하는 단계는, 상기 제2절연막이 형성된 반도체 기판 상부에 불순물이 도핑되지 않은 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막을 저항의 형태로 소정 부분 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
  4. 제 3 항에 있어서, 상기 불순물이 도핑되지 않은 폴리실리콘막의 두께는 500 내지 1000Å인 것을 특징으로 하는 반도체 소자의 저항 형성방법.
  5. 제 1 항에 있어서, 상기 전도체 패턴을 형성하는 단계는, 제1절연막 상부에 불순물이 도핑된 폴리시리콘막을 증착하는 단계; 및 상기 폴리실리콘막을 소정 부분 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
  6. 제 1 항에 있어서, 상기 제3절연막은 5000 내지 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
  7. 제 1 항에 있어서, 상기 제2 및 제3절연막은 TEOS막인 것을 특징으로 하는 반도체 소자의 저항 형성방법.
  8. 제 1 항에 있어서, 상기 제3절연막을 제거하는 단계 이후에, 노출된 저항에 불순물을 이온 주입하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 소자의 저항 형성방법.
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KR100767540B1 (ko) * 2001-04-13 2007-10-17 후지 덴키 홀딩스 가부시끼가이샤 반도체 장치

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