KR100226791B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 MOSFET의 소오스 및 드레인 저항이 적으면서도 커패시터의 유전체막 특성 저하를 방지함과 동시에 폴리사이드-폴리 커패시터 또는 메탈-폴리 커패시터, MOSFET와 저항을 같이 제조하기 위한 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은 기판 표면의 소정부위에 격리막을 형성하는 단계; 전면에 게이트 절연막, 제 1 도전층, 제 1 절연막과 제 2 도전층을 차례로 형성하는 단계; 제 2 도전층과 제 1 절연막을 패터닝하여 격리막 상측에 커패시터의 상부 전극과 유전체막을 형성하는 단계; 제 1 도전층과 게이트 절연막을 패터닝하여 격리막 일측의 게이트 절연막상에 게이트 전극을, 상부 전극 일측의 격리막 상측에 저항을, 유전체막과 격리막사이에 커패시터의 하부 전극을 동시에 형성하는 단계; 게이트 전극 양측의 기판 표면내에 불순물 영역을 형성하는 단계; 저항, 상부 전극, 유전체막, 하부 전극과 게이트 전극의 양측에 제 2 절연막 측벽을 형성하는 단계; 저항 양측의 제 2 절연막 측벽을 포함한 저항 표면상에 제 3 절연막을 형성하는 단계; 전면에 금속층을 형성하여 금속층과 실리콘이 접하는 부위에 실리사이드를 발생시키고 금속층을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 커패시터, 모스에프이티(MOSFET)와 저항을 같이 제조하는 반도체 소자의 제조 방법에 관한 것이다.
종래에 있어서는 폴리사이드-폴리(Polyicide-poly) 커패시터 또는 메탈-폴리(Metal-poly) 커패시터, MOSFET와 저항을 같이 만드는 집적 공정이 없었다.
일반적인 폴리-폴리사이드 커패시터의 제조 방법은 도 1a에서와 같이, 반도체 기판(11)상에 초기 산화막, 질화막과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 격리 영역에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 질화막을 식각하고, 상기 제 1 감광막을 제거한다.
그리고 상기 식각된 질화막을 마스크로 이용하여 전면에 열 산화 공정으로 반도체 기판(11)에 필드 산화막(12)을 형성한 다음, 상기 질화막과 초기 산화막을 제거한다.
도 1b에서와 같이, 상기 필드 산화막(12)을 포함한 전면에 게이트 산화막(13), 제 1 다결정 실리콘(14), 폴리사이드(15), 산화막(16)과 제 2 다결정 실리콘(17)을 차례로 형성한다.
도 1c에서와 같이, 상기 제 2 다결정 실리콘(17)상에 제 2 감광막(18)을 도포하고, 상기 제 2 감광막(18)을 커패시터의 상부 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막(18)을 마스크로 이용하여 차례로 상기 제 2 다결정 실리콘(17)과 산화막(16)을 선택적 식각함으로 커패시터의 상부 전극과 유전체막을 형성한다.
도 1d에서와 같이, 상기 제 2 감광막(18)을 제거하고, 상기 제 2 다결정 실리콘(17)을 포함한 전면에 제 3 감광막(19)을 도포한 다음, 상기 제 3 감광막(19)을 커패시터의 하부 전극과 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
도 1e에서와 같이, 상기 선택적으로 노광 및 현상된 제 3 감광막(19)을 마스크로 이용하여 상기 폴리사이드(15), 제 1 다결정 실리콘(14)과 게이트 산화막(13)을 선택적 식각함으로 상기 유전체막과 게이트 산화막(13)사이에 커패시터의 하부 전극을 상기 필드 산화막(12) 일측의 게이트 산화막(13)상에 게이트 전극을 형성한 후, 상기 제 3 감광막(19)을 제거한다.
그리고 상기 게이트 전극을 마스크로 이용하여 전면에 n형 불순물 이온을 주입하고, 드라이브 인 확산 하므로써 상기 게이트 전극 양측의 반도체 기판(11) 표면내에 불순물 영역(20)을 형성한다.
종래에는 MOSFET, 저항과 폴리사이드-폴리 커패시터 또는 메탈-폴리 커패시터를 같이 제조하는 집적 공정이 없었을 뿐만아니라 일반적인 폴리사이드를 이용하여 커패시터를 제조하는 공정에서 MOSFET의 소오스 및 드레인 저항이 크고 게이트 전극과 커패시터의 하부 전극을 같이 사용하기 때문에 그위에 증착되는 커패시터의 유전체막 특성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 MOSFET의 소오스 및 드레인 저항이 적으면서도 커패시터의 유전체막 특성 저하를 방지함과 동시에 폴리사이드-폴리 커패시터 또는 메탈-폴리 커패시터, MOSFET와 저항을 같이 제조하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 일반적인 폴리-폴리사이드 커패시터의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
31: 반도체 기판 32: 필드 산화막
33: 게이트 산화막 34: 제 1 다결정 실리콘
35: 유전체막 36: 제 2 다결정 실리콘
37: 제 2 감광막 38: 제 3 감광막
39: 불순물 영역 40: 산화막
41: HLD막 42: 제 4 감광막
43: 실리사이드층 44: 제 1 금속층
본 발명의 반도체 소자의 제조 방법은 기판 표면의 소정부위에 격리막을 형성하는 단계; 전면에 게이트 절연막, 제 1 도전층, 제 1 절연막과 제 2 도전층을 차례로 형성하는 단계; 상기 제 2 도전층과 제 1 절연막을 패터닝하여 상기 격리막 상측에 커패시터의 상부 전극과 유전체막을 형성하는 단계; 상기 제 1 도전층과 게이트 절연막을 패터닝하여 상기 격리막 일측의 게이트 절연막상에 게이트 전극을, 상기 상부 전극 일측의 격리막 상측에 저항을, 상기 유전체막과 격리막사이에 커패시터의 하부 전극을 동시에 형성하는 단계; 상기 게이트 전극 양측의 기판 표면내에 불순물 영역을 형성하는 단계; 상기 저항, 상부 전극, 유전체막, 하부 전극과 게이트 전극의 양측에 제 2 절연막 측벽을 형성하는 단계; 상기 저항 양측의 제 2 절연막 측벽을 포함한 저항 표면상에 제 3 절연막을 형성하는 단계; 전면에 금속층을 형성하여 상기 금속층과 실리콘이 접하는 부위에 실리사이드를 발생시키고 상기 금속층을 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
폴리사이드-폴리 커패시터를 포함한 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법은 도 2a에서와 같이, 반도체 기판(31)상에 초기 산화막, 질화막과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 격리 영역에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 질화막을 식각하고, 상기 제 1 감광막을 제거한다.
그리고 상기 식각된 질화막을 마스크로 이용하여 전면에 열 산화 공정으로 반도체 기판(31)에 필드 산화막(32)을 형성한 다음, 상기 질화막과 초기 산화막을 제거한다.
도 2b에서와 같이, 상기 필드 산화막(32)을 포함한 전면에 게이트 산화막(33), 제 1 다결정 실리콘(34), 유전체막(35)과 제 2 다결정 실리콘(36)을 차례로 형성한다. 여기서 상기 유전체막을 형성하고 어닐(Ammeal) 공정을 행한 다음, 상기 제 2 다결정 실리콘(36)을 형성한다.
도 2c에서와 같이, 상기 제 2 다결정 실리콘(36)상에 제 2 감광막(37)을 도포하고, 상기 제 2 감광막(37)을 커패시터의 상부 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막(37)을 마스크로 이용하여 차례로 상기 제 2 다결정 실리콘(36)과 유전체막(35)을 선택적 식각함으로 상기 필드 산화막(32) 상측에 커패시터의 상부 전극을 형성한다.
도 2d에서와 같이, 상기 제 2 감광막(37)을 제거하고, 상기 제 2 다결정 실리콘(36)을 포함한 전면에 제 3 감광막(38)을 도포한 다음, 상기 제 3 감광막(38)을 커패시터의 하부 전극, 게이트 전극과 저항이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 3 감광막(38)을 마스크로 이용하여 상기 제 1 다결정 실리콘(34)과 게이트 산화막(33)을 선택적 식각함으로 상기 필드 산화막(32)일측의 게이트 산화막(33)상에 게이트 전극을, 상기 필드 산화막(32)상의 유전체막(35)과 게이트 산화막(33)사이에 커패시터의 하부 전극을, 상기 상부 전극 일측의 필드 산화막(32) 상측에 저항을 형성한다.
도 2e에서와 같이, 상기 제 3 감광막(38)을 제거한 다음, 전면에 n형 불순물 이온을 주입 및 드라이브 인 확산함으로 상기 게이트 전극 양측의 반도체 기판(31) 표면내에 불순물 영역(39)을 형성한 후, 상기 불순물 영역(39)을 포함한 전면에 산화막(40)을 형성하고 에치백한다.
그리고 전면에 에치엘디(HLD:High-temperature Low Deposition)막(41)과 제 4 감광막(42)을 차례로 형성하고, 상기 제 4 감광막(42)을 저항이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 4 감광막(42)을 마스크로 이용하여 상기 HLD막(41)을 선택적으로 식각한다.
도 2f에서와 같이, 상기 제 4 감광막(42)을 제거한 다음, 전면에 금속층을 형성한다. 여기서 상기 금속층의 형성으로 실리콘과 금속층이 접하는 부분에 실리사이드층(43)이 발생한다.
그리고 상기 금속층을 제거한다.
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
메탈-폴리 커패시터를 포함한 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법은 도 3a에서와 같이, 반도체 기판(31)상에 초기 산화막, 질화막과 제 1 감광막을 차례로 형성한 다음, 상기 제 1 감광막을 격리 영역에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 질화막을 식각하고, 상기 제 1 감광막을 제거한다.
그리고 상기 식각된 질화막을 마스크로 이용하여 전면에 열 산화 공정으로 반도체 기판(31)에 필드 산화막(32)을 형성한 다음, 상기 질화막과 초기 산화막을 제거한다.
도 3b에서와 같이, 상기 필드 산화막(32)을 포함한 전면에 게이트 산화막(33), 제 1 다결정 실리콘(34), 유전체막(35)과 제 1 금속층(44)을 차례로 형성한다. 여기서 상기 유전체막을 형성하고 어닐 공정을 행한 다음, 상기 제 1 금속층(44)을 형성한다.
도 3c에서와 같이, 상기 제 1 금속층(44)상에 제 2 감광막(37)을 도포하고, 상기 제 2 감광막(37)을 커패시터의 상부 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막(37)을 마스크로 이용하여 차례로 상기 제 1 금속층(44)과 유전체막(35)을 선택적 식각함으로 상기 필드 산화막(32) 상측에 커패시터의 상부 전극을 형성한다.
도 3d에서와 같이, 상기 제 2 감광막(37)을 제거하고, 상기 제 1 금속층(44)을 포함한 전면에 제 3 감광막(38)을 도포한 다음, 상기 제 3 감광막(38)을 커패시터의 하부 전극, 게이트 전극과 저항이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 3 감광막(38)을 마스크로 이용하여 상기 제 1 다결정 실리콘(34)과 게이트 산화막(33)을 선택적 식각함으로 상기 필드 산화막(32)일측의 게이트 산화막(33)상에 게이트 전극을, 상기 필드 산화막(32)상의 유전체막(35)과 게이트 산화막(33)사이에 커패시터의 하부 전극을, 상기 상부 전극 일측의 필드 산화막(32) 상측에 저항을 형성한다.
도 3e에서와 같이, 상기 제 3 감광막(38)을 제거한 다음, 전면에 n형 불순물 이온을 주입 및 드라이브 인 확산함으로 상기 게이트 전극 양측의 반도체 기판(31) 표면내에 불순물 영역(39)을 형성한 후, 상기 불순물 영역(39)을 포함한 전면에 산화막(40)을 형성하고 에치백한다.
그리고 전면에 HLD막(41)과 제 4 감광막(42)을 차례로 형성하고, 상기 제 4 감광막(42)을 저항이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 4 감광막(42)을 마스크로 이용하여 상기 HLD막(41)을 선택적으로 식각한다.
도 3f에서와 같이, 상기 제 4 감광막(42)을 제거한 다음, 전면에 금속층을 형성한다. 여기서 상기 금속층의 형성으로 실리콘과 금속층이 접하는 부분에 실리사이드층(43)이 발생한다.
그리고 상기 금속층을 제거한다.
본 발명의 반도체 소자의 제조 방법은 종래에는 MOSFET, 저항과 폴리사이드-폴리 커패시터 또는 메탈-폴리 커패시터를 같이 제조할 뿐만아니라 실리사이드의 발생으로 MOSFET의 소오스 및 드레인 저항이 작고 커패시터의 상부 전극을 폴리사이드 또는 메탈로 형성하고 커패시터의 하부 전극을 폴리 실리콘으로 형성하여 게이트 전극과 커패시터의 하부 전극을 같이 사용하지 않기 때문에 커패시터의 유전체막 특성을 향상시키는 효과가 있다.
Claims (4)
- 기판 표면의 소정부위에 격리막을 형성하는 단계;전면에 게이트 절연막, 제 1 도전층, 제 1 절연막과 제 2 도전층을 차례로 형성하는 단계;상기 제 2 도전층과 제 1 절연막을 패터닝하여 상기 격리막 상측에 커패시터의 상부 전극과 유전체막을 형성하는 단계;상기 제 1 도전층과 게이트 절연막을 패터닝하여 상기 격리막 일측의 게이트 절연막상에 게이트 전극을, 상기 상부 전극 일측의 격리막 상측에 저항을, 상기 유전체막과 격리막사이에 커패시터의 하부 전극을 동시에 형성하는 단계;상기 게이트 전극 양측의 기판 표면내에 불순물 영역을 형성하는 단계;상기 저항, 상부 전극, 유전체막, 하부 전극과 게이트 전극의 양측에 제 2 절연막 측벽을 형성하는 단계;상기 저항 양측의 제 2 절연막 측벽을 포함한 저항 표면상에 제 3 절연막을 형성하는 단계;전면에 금속층을 형성하여 상기 금속층과 실리콘이 접하는 부위에 실리사이드를 발생시키고 상기 금속층을 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 도전층을 다결정 실리콘으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 도전층을 메탈로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 3 절연막을 HLD막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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