JP3822092B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、一般に半導体装置に関するものであり、より特定的には、抵抗帯領域のＣＭＰ（機械的化学的研磨）の過研磨および後工程での加工プロセスのマージン劣化を防止することができるように改良された半導体装置の製造方法に関する。この発明はまた、そのような方法によって得られた半導体装置に関する。
【０００２】
【従来の技術】
抵抗帯は回路的に電位を変更したい場合に用いられる。微細化および高速化による各配線の低抵抗化に伴い、最近はソース・ドレイン（Ｓ／Ｄ）を抵抗帯に用いているデバイスは多い。
【０００３】
図１５〜図１７は、従来技術により抵抗帯を形成する方法の工程を平面図で示したものである。図１８〜図２５は、従来技術により抵抗帯を形成する方法を、断面図で示したものである。図１８〜図２４は、図１５におけるＡ−Ａ線に沿う断面図である。
【０００４】
図１５は、従来技術により、活性領域２，３（抵抗帯になる）を形成したときの平面図である。図１６は、従来技術によりトランスファゲート（ＴＧ）４を形成したときの平面図である。図３は、従来技術によりコンタクトホール（ＣＨ）５，６，９，１０，１２を形成したものである。これらの図において、参照番号１は、抵抗帯領域を表している。参照番号７は、密集パターン部の活性領域を表している。参照番号８は、密集パターン部のＴＧを表している。参照番号１１は、密集パターン部を表している。参照番号３１は、分離酸化膜領域を表している。
【０００５】
より詳細に説明する。
図１８を参照して、従来のＳＴＩ（Shadow Trench Isolation）技術により、シリコン基板１３の表面に、酸化膜１４および窒化膜１５を成膜し、活性領域２，３のパターニングを行なう。
【０００６】
図１９を参照して、シリコン基板１３に入ったエッチングダメージを取除くため、トレンチの表面を酸化し、酸化膜１６１を形成する。この酸化は、トレンチ上部コーナおよび下部コーナを丸める働きもある。しかし、この酸化により、トレンチ側壁が酸化されるため、活性領域２，３の幅もパターニング時より狭くなる。
【０００７】
図２０を参照して、トレンチ内部を、酸化膜１６で埋める。埋込酸化膜１６としては、ＨＤＰ（高密度プラズマ）を用いて形成したＳｉＯ2膜が用いられる。
【０００８】
その後、窒化膜１５の上の酸化膜１６を除去するため、機械的化学的研磨（ＣＭＰ）を行なう。ここで、ＣＭＰは窒化膜１５でストップされるように行なうが、図１５に示すような抵抗帯のパターンでは、周囲が分離酸化膜３１である領域が多いため、ＣＭＰが窒化膜１５でストップしにくく、図２１で示すように、抵抗帯領域１は大きく過研磨されてしまう。このような過研磨は、抵抗帯領域１に対して抵抗帯（活性領域）２の面積割合（占有率）が低いほど起りやすい。特に、１０μｍ□当りの活性領域の占有率が２０％以下では、過研磨は著しく起る。
【０００９】
【発明が解決しようとする課題】
過研磨が起ると、抵抗帯領域１の周囲のパターンも、図２１のように、過研磨の被害を被る。その問題点を、以下説明する。
【００１０】
図２２は、ＣＭＰ後、窒化膜１５、酸化膜１４を除去したものである。窒化膜１５および酸化膜１４の除去に伴い、埋込酸化膜１６の表面の下方に落ち込み、抵抗帯近傍の活性領域３のトレンチの上部コーナ１８も露出する。
【００１１】
図２３は、さらにゲート酸化膜（図示せず）、ＴＧ１７を成膜し、これをパターニングしたものである。
【００１２】
図２４を参照して、ソース／ドレイン注入１９を行ない、トランジスタのソース／ドレイン領域（図示せず）および抵抗帯２の導電部２０を形成する。
【００１３】
図２３と図２４を参照して、トレンチの上部コーナ１８は、ＴＧ１７によって、その上部・側壁部が覆われる構造となるため、この部分で電解集中しやすくなり、逆ナロウチャネル効果が起る。このために、トランジスタのしきい値電圧（Ｖｔｈ）は設計値より低下してしまうという問題が発生する。
【００１４】
図１７におけるＢ−Ｂ線に沿う断面図が、図２５におけるＢ−Ｂ線に沿う断面図に対応している。
【００１５】
図２５は、ソース／ドレイン領域を形成後、層間酸化膜２１を成膜し、コンタクトホール２２、２３を、従来技術により、開口したものである。ここで、抵抗帯領域１では、ＣＭＰ過研磨により、ＣＭＰ過研磨されていない密集パターン１１よりは、埋め込み酸化膜１６の高さが低くなってしまう。また、抵抗帯領域１では、ＴＧの占有率が低いために、ＴＧの占有率が高い密集パターン１１との間で、段差２４が発生する。段差２４は、ＣＭＰ過研磨とＴＧの占有率の差によって発生したものである。この段差２４により、コンタクトホール２２，２３の写真製版は、デフォーカスしやすくなる。この写真製版マージンの劣化は、後工程の加工プロセスでも発生してしまう。また、後工程でのエッチング時のエッチング残も発生しやすくなる。
【００１６】
この発明は上記のような問題点を解決するためになされたもので、抵抗領域のＣＭＰ過研磨を防止しつつ、活性領域による抵抗帯を形成することができるように改良された半導体装置の製造方法を提供することを目的とする。
【００１７】
この発明の他の目的は、加工プロセスのマージン劣化を防止しつつ、活性領域による抵抗帯を形成することができるように改良された半導体装置の製造方法を提供することにある。
【００１８】
この発明の他の目的は、そのような方法によって得られた半導体装置を提供することにある。
【００１９】
【課題を解決するための手段】
請求項１に記載の半導体装置は、不純物拡散層を抵抗帯として用いた半導体装置に係る。当該装置は、半導体基板を備える。上記半導体基板に、少なくともその表面の一部が活性領域とされた、上記抵抗帯を形成すべき抵抗帯領域を形成する。上記抵抗帯領域内の活性領域上に抵抗帯が設けられている。上記抵抗帯領域を囲むように分離領域が設けられている。上記半導体基板の上に、上記抵抗帯の周囲を取囲むように、トランスファーゲート層が配置されている。上記抵抗帯領域において、１０μｍ□当りの上記活性領域の占有率は４０％以上にされている。
【００２０】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置において、上記抵抗帯は、トランスファーゲート層に取囲まれたソースドレイン不純物拡散層であることを特徴とする。
【００２１】
請求項３に記載の半導体装置は、請求項１に記載の半導体装置において、上記活性領域の占有率は１００％であることを特徴とする。
【００２２】
請求項４に記載の半導体装置は、請求項３に記載の半導体装置において、上記トランスファーゲート層は、上記抵抗帯の周囲のみでなく、上記抵抗帯領域全面に広がって配置されている。
【００２３】
請求項５に記載の半導体装置は、不純物拡散層を抵抗帯として用いた半導体装置に係る。当該装置は、半導体基板を備える。上記半導体基板に、少なくともその表面の一部が活性領域とされた、上記抵抗帯を形成すべき抵抗帯領域が形成されている。上記抵抗帯領域内に、その周囲が分離領域で囲まれた抵抗帯が設けられている。上記分離領域内に、活性領域ダミーが配置されている。
【００２４】
請求項６に記載の半導体装置は、請求項５に記載の半導体装置において、上記分離領域内に配置されたトランスファーゲートダミーをさらに備えることを特徴とする。
【００２５】
請求項７に記載の半導体装置は、不純物拡散層を抵抗帯として用いた半導体装置に係る。当該装置は、半導体基板を備える。上記半導体基板に、少なくともその表面の一部が活性領域とされた、上記抵抗帯を形成すべき抵抗帯領域が形成されている。上記抵抗帯領域内に、その周囲が分離領域で囲まれた抵抗帯が設けられる。上記分離領域内にトランスファーゲートダミーが配置されている。
【００２６】
請求項８に係る発明は、抵抗帯領域内に形成した不純物拡散層を抵抗帯として用いた半導体装置の製造方法に係る。まず、半導体基板の上に、第１の酸化膜と窒化膜を順次形成する。上記抵抗帯領域内に形成されるべき活性領域上に上記酸化膜および上記窒化膜のパターンが残り、分離酸化膜領域において、上記半導体基板の表面が露出するように、上記酸化膜および上記窒化膜をパターニングする。露出した上記分離酸化膜領域における上記半導体基板の表面をエッチングし、トレンチを形成する。上記トレンチの側壁を酸化する。上記トレンチを埋めるように上記半導体基板の上に上記第２の酸化膜を形成する。上記第２の酸化膜を、上記窒化膜の表面が露出するまで機械的化学的研磨し、上記トレンチ内に分離酸化膜を形成する。上記第１の第１の酸化膜と窒化膜を除去するのに伴い、第２の酸化膜の上部を除去する。上記抵抗帯を形成すべき部分を取囲むように、上記抵抗帯領域内にトランスファーゲート層を形成する。上記抵抗帯領域内に形成された活性領域上であって、上記抵抗帯を形成すべき部分に不純物を注入し、それによって、上記不純物拡散層からなる上記抵抗帯を形成する。上記抵抗帯領域において、１０μｍ□当りの活性領域の占有率が４０％以上になるように、上記第１の酸化膜と上記窒化膜をパターニングする。
【００２７】
請求項９に記載の半導体装置の製造方法は、請求項８に記載の半導体装置の製造方法において、上記トランスファーゲート層を、上記抵抗帯の周囲のみでなく、上記抵抗帯領域全面に広がって形成することを特徴とする。
【００２８】
請求項１０に係る発明は、抵抗帯領域内に形成した不純物拡散層を抵抗帯として用いた半導体装置の製造方法に係る。まず、半導体基板の上に、第１の酸化膜と窒化膜を順次形成する。上記抵抗帯領域内に形成されるべき活性領域の上に、上記酸化膜および上記窒化膜のパターンが残り、分離酸化膜領域において、上記半導体基板の表面が露出するように、上記酸化膜および上記窒化膜をパターニングする。露出した上記分離酸化膜領域における上記半導体基板の表面をエッチングし、トレンチを形成する。上記トレンチの側壁を酸化する。上記トレンチを埋めるように上記半導体基板の上に、第２の酸化膜を形成する。上記第２の酸化膜を、上記窒化膜の表面が露出するまで機械的化学的研磨し、上記トレンチ内に分離酸化膜を形成する。上記第１の酸化膜と窒化膜を除去するのに伴い、第２の酸化膜の上部を除去する。上記抵抗帯領域内の分離領域上にトランスファーゲートダミーを形成する。上記抵抗帯領域内に形成された活性領域上であって、上記抵抗帯を形成すべき部分に不純物を注入し、それによって、上記不純物拡散層からなる上記抵抗帯を形成する。上記抵抗帯領域において、１０μｍ□当りの活性領域の占有率が４０％以上になるように、上記第１の酸化膜と上記窒化膜をパターニングする。
また、上述の請求項１〜４に係る発明のトランスファーゲート層は、接地電位またはしきい値電圧より低い電位に固定されていることが望ましい。
【００２９】
【実施例】
以下、この発明の実施例を、図を用いて説明する。
【００３０】
実施例１
図１〜図３は、実施例１に係る方法の工程を平面図で示したものである。図４〜図１１は、実施例１に係る方法を断面図で示したものである。
【００３１】
図１および図２におけるＣ−Ｃ線に沿う断面図は、図４〜図１０のＣ−Ｃに対応している。
【００３２】
図１を参照して、抵抗帯領域１の全面が、活性領域２５とされている。図２を参照して、抵抗帯２７の周囲をＴＧ２６が取囲むように、ＴＧ２６をパターニングする。図中、参照番号３１で示す領域は、分離酸化膜領域を表している。
【００３３】
以上の工程を、断面図を用いて説明する。
図４および図５を参照して、従来例と同様に、活性領域２５，３をパターニングにより形成する。
【００３４】
図５を参照して、エッチングダメージを取除くため、トレンチの側壁に酸化膜１６を形成する。
【００３５】
図６を参照して、従来例と同様に、トレンチ内を埋込むように、埋込酸化膜１６を成膜する。
【００３６】
図７を参照して、窒化膜１５上の酸化膜１６を除去するために、ＣＭＰを行なう。このとき、分離酸化膜領域３１の面積が、従来例より、小さくなるため、ＣＭＰ過研磨は起りにくくなり、窒化膜１５上で研磨をストップさせることができる。このときの１０μｍ□当りの活性領域２５の占有率は、全面が活性領域のため、１００％になる。なお、抵抗帯領域において、１０μｍ□当りの活性領域の占有率が４０％以上にされていると、ＣＭＰ過研磨は充分に起りにくくなる。
【００３７】
図７と図８を参照して、ＣＭＰ後、窒化膜１５および酸化膜１４を除去する。本実施例によれば、従来例では起っていた、トレンチ上部コーナ１８の落ち込みも発生しない。
【００３８】
図９を参照して、基板１３の上に、ゲート酸化膜（図示せず）およびＴＧ２６（抵抗帯を形成するためのワード線）とＴＧ１７をパターニングにより形成する。
【００３９】
図１０を参照して、基板１３の表面に、ソース／ドレイン領域を形成するためのイオン注入１９を行ない、トランジスタのソース／ドレイン領域（図示せず）および抵抗帯２７の導電部２０とソース/ドレイン注入部３２を形成する。導電部２０は、ＴＧ２６で囲まれた領域に形成されたことになる。
【００４０】
従来例では、抵抗帯はトレンチエッチングのダメージ改善のために酸化を行なっていたので、抵抗帯の幅は狭くなっていた。しかし、本実施例においては、抵抗帯２７として、ＴＧ２６をパターニングして形成するのみであるので、抵抗帯２７を設計値通りに形成することが可能である。
【００４１】
また、トレンチの上部コーナ１８は落ち込みがないため、ＴＧ１７によって側壁部が覆われることはなく、逆ナロウチャネル効果も抑制できる。これにより、トランジスタのしきい値電圧も設計値通りに作製することが可能となる。また、抵抗帯導電部２０とソース／ドレイン注入部３２およびＴＧ２６で、構造的にトランジスタが形成されることになるので、ＴＧ２６の電位がフローティングだと、抵抗帯導電部２０とソース／ドレイン注入部３２が繋がる危険性がある。それを防ぐためには、ＴＧ２６の電位を固定する必要がある。固定電位は、ＧＮＤ（０Ｖ）またはしきい値電圧より十分低い電圧とするのが望ましい。
【００４２】
その後、図３を参照して、コンタクトホール５，６，９，１０を形成して、抵抗帯２７が完成する。このときのＤ−Ｄ線に沿う断面図が、図１１のＤ−Ｄ断面図に対応している。
【００４３】
従来例では、抵抗帯領域と密集パターン部１１との間で段差が発生していたが、本実施例によれば、抵抗帯１にＴＧ２６が存在するため、この段差を低減することができる。これにより、従来例で見られるような加工プロセスの劣化を改善させることができる。このときの抵抗帯領域での、ＴＧ占有率は３０〜４０％程度である。
【００４４】
本実施例により、抵抗帯領域のＣＭＰの過研磨および後工程での加工プロセスのマージン劣化を防止しつつ、活性領域により抵抗帯を形成することが可能となる。
【００４５】
実施例２
実施例２は、実施例１の１変形例である。
【００４６】
図１２は、実施例２に係る半導体装置の平面図である。
本実施例によれば、抵抗帯２７を囲むＴＧ２６のパターンを、抵抗帯２１の周囲のみでなく、抵抗帯領域全面に拡大している。これにより、実施例１と同等の効果が得られるだけでなく、抵抗帯領域でＴＧの占有率が、実施例１よりも向上するため、後工程での段差低減効果は、実施例１よりも大きくなる。このときの抵抗帯領域での、ＴＧ占有率は、８０％程度まで改善することが可能である。
【００４７】
実施例３
図１３は、実施例３に係る半導体装置の平面図である。図１３の中に示された抵抗帯２は、従来例と同様なレイアウトであるが、抵抗帯領域１の分離領域３１に活性領域ダミー２８が配置されている。本実施例により、抵抗帯領域の活性領域占有率は従来例より改善されるので、ＣＭＰ過研磨や逆ナロウチャネル効果を抑制することができる。このときの活性領域ダミー−抵抗帯マージン３３は、抵抗帯間の分離幅３４と同等の寸法が必要となり、活性領域占有率は４０％程度である。また、後工程での段差も、ＣＭＰによる過研磨が抑制される分だけは、段差低減が可能である。
【００４８】
実施例４
実施例３の変形例である。図１４を参照して、抵抗帯２は従来例と同様なレイアウトであるが、抵抗帯領域１の分離領域３１上にＴＧダミー２９が配置されている。本実施例により、抵抗帯領域１のＴＧ占有率は、従来例より改善されるので、後工程での段差を低減することができる。このときのＴＧダミー２９−抵抗帯のマージン３０は、写真製版の重ね合わせ精度レベルにもよるが、０．１μｍ程度まで詰めることが可能であり、そして抵抗帯間の分離幅３４にもＴＧダミー２９を配置できる。これにより、抵抗帯領域のＴＧ占有率は７０％程度まで改善できる。
【００４９】
実施例５
本実施例は、実施例３のさらなる変形例である。本実施例は、実施例３と実施例４を組合せたものである。図示しないが、抵抗帯は従来例と同様なレイアウトをしているが、抵抗帯領域の分離領域に活性領域ダミーとＴＧダミーの双方を配置したものである。これにより、実施例３と実施例４の双方の効果が得られる。
【００５０】
なお、上記実施例において、抵抗帯はＮ型、Ｐ型を問わない。
また、上記実施例において、同一または相当する部分には同一の参照番号が付けられている。
【００５１】
今回開示された実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５２】
【発明の効果】
以上説明したとおり、この発明によれば、ＣＭＰによる過研磨を防止することができ、後工程での段差低減の効果を奏する。
【図面の簡単な説明】
【図１】 実施例１に係る半導体装置の製造方法の順序の第１の工程における半導体装置の平面図である。
【図２】 実施例１に係る半導体装置の製造方法の順序の第２の工程における半導体装置の平面図である。
【図３】 実施例１に係る半導体装置の製造方法の順序の第３の工程における半導体装置の平面図である。
【図４】 実施例１に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図５】 実施例１に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図６】 実施例１に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図７】 実施例１に係る半導体装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図８】 実施例１に係る半導体装置の製造方法の順序の第５の工程における半導体装置の断面図である。
【図９】 実施例１に係る半導体装置の製造方法の順序の第６の工程における半導体装置の断面図である。
【図１０】 実施例１に係る半導体装置の製造方法の順序の第７の工程における半導体装置の断面図である。
【図１１】 実施例１に係る半導体装置の製造方法の順序の第８の工程における半導体装置の断面図である。
【図１２】 実施例２に係る半導体装置の平面図である。
【図１３】 実施例３に係る半導体装置の平面図である。
【図１４】 実施例４に係る半導体装置の平面図である。
【図１５】 従来の半導体装置の製造方法の順序の第１の工程における半導体装置の平面図である。
【図１６】 従来の半導体装置の製造方法の順序の第２の工程における半導体装置の平面図である。
【図１７】 従来の半導体装置の製造方法の順序の第３の工程における半導体装置の平面図である。
【図１８】 従来の半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図１９】 従来の半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図２０】 従来の半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図２１】 従来の半導体装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図２２】 従来の半導体装置の製造方法の順序の第５の工程における半導体装置の断面図である。
【図２３】 従来の半導体装置の製造方法の順序の第６の工程における半導体装置の断面図である。
【図２４】 従来の半導体装置の製造方法の順序の第７の工程における半導体装置の断面図である。
【図２５】 従来の半導体装置の製造方法の順序の第８の工程における半導体装置の断面図である。
【符号の説明】
１ 抵抗帯領域、２ 抵抗帯（活性領域）、３ 活性領域（抵抗帯近傍）、４ＴＧ（抵抗帯近傍）、５ コンタクトホール（抵抗帯上）、６ コンタクトホール（抵抗帯近傍ＴＧ上）、７ 活性領域（密集パターン部）、８ ＴＧ（密集パターン部）、９ ＣＨ（密集パターン部活性領域上）、１０ ＣＨ（密集パターン部ＴＧ上）、１１ 密集パターン部、１２ ＣＨ（抵抗帯近傍活性領域上）、１３ シリコン基板、１４ 酸化膜、１５ 窒化膜、１６ 酸化膜、１７ ＴＧ、１８ 電解集中部、１９ ソース／ドレイン注入、２０ 抵抗帯導電部、２１ 層間酸化膜、２２ ＣＨ（抵抗帯上）、２３ ＣＨ（密集パターン部活性領域上）、２５ 活性領域（抵抗帯領域全面）、２６ 抵抗帯を形成するためのＴＧ（ワード線）、２７ 抵抗帯（ＴＧで囲まれた領域）、２８ 活性領域ダミー、２９ ＴＧダミー、３０ 活性領域−ＴＧマージン、３１ 分離酸化膜領域、３２ ソース／ドレイン注入部、３３ 活性領域ダミー−抵抗帯マージン、３４抵抗帯間分離幅。
【発明の属する技術分野】
この発明は、一般に半導体装置に関するものであり、より特定的には、抵抗帯領域のＣＭＰ（機械的化学的研磨）の過研磨および後工程での加工プロセスのマージン劣化を防止することができるように改良された半導体装置の製造方法に関する。この発明はまた、そのような方法によって得られた半導体装置に関する。
【０００２】
【従来の技術】
抵抗帯は回路的に電位を変更したい場合に用いられる。微細化および高速化による各配線の低抵抗化に伴い、最近はソース・ドレイン（Ｓ／Ｄ）を抵抗帯に用いているデバイスは多い。
【０００３】
図１５〜図１７は、従来技術により抵抗帯を形成する方法の工程を平面図で示したものである。図１８〜図２５は、従来技術により抵抗帯を形成する方法を、断面図で示したものである。図１８〜図２４は、図１５におけるＡ−Ａ線に沿う断面図である。
【０００４】
図１５は、従来技術により、活性領域２，３（抵抗帯になる）を形成したときの平面図である。図１６は、従来技術によりトランスファゲート（ＴＧ）４を形成したときの平面図である。図３は、従来技術によりコンタクトホール（ＣＨ）５，６，９，１０，１２を形成したものである。これらの図において、参照番号１は、抵抗帯領域を表している。参照番号７は、密集パターン部の活性領域を表している。参照番号８は、密集パターン部のＴＧを表している。参照番号１１は、密集パターン部を表している。参照番号３１は、分離酸化膜領域を表している。
【０００５】
より詳細に説明する。
図１８を参照して、従来のＳＴＩ（Shadow Trench Isolation）技術により、シリコン基板１３の表面に、酸化膜１４および窒化膜１５を成膜し、活性領域２，３のパターニングを行なう。
【０００６】
図１９を参照して、シリコン基板１３に入ったエッチングダメージを取除くため、トレンチの表面を酸化し、酸化膜１６１を形成する。この酸化は、トレンチ上部コーナおよび下部コーナを丸める働きもある。しかし、この酸化により、トレンチ側壁が酸化されるため、活性領域２，３の幅もパターニング時より狭くなる。
【０００７】
図２０を参照して、トレンチ内部を、酸化膜１６で埋める。埋込酸化膜１６としては、ＨＤＰ（高密度プラズマ）を用いて形成したＳｉＯ2膜が用いられる。
【０００８】
その後、窒化膜１５の上の酸化膜１６を除去するため、機械的化学的研磨（ＣＭＰ）を行なう。ここで、ＣＭＰは窒化膜１５でストップされるように行なうが、図１５に示すような抵抗帯のパターンでは、周囲が分離酸化膜３１である領域が多いため、ＣＭＰが窒化膜１５でストップしにくく、図２１で示すように、抵抗帯領域１は大きく過研磨されてしまう。このような過研磨は、抵抗帯領域１に対して抵抗帯（活性領域）２の面積割合（占有率）が低いほど起りやすい。特に、１０μｍ□当りの活性領域の占有率が２０％以下では、過研磨は著しく起る。
【０００９】
【発明が解決しようとする課題】
過研磨が起ると、抵抗帯領域１の周囲のパターンも、図２１のように、過研磨の被害を被る。その問題点を、以下説明する。
【００１０】
図２２は、ＣＭＰ後、窒化膜１５、酸化膜１４を除去したものである。窒化膜１５および酸化膜１４の除去に伴い、埋込酸化膜１６の表面の下方に落ち込み、抵抗帯近傍の活性領域３のトレンチの上部コーナ１８も露出する。
【００１１】
図２３は、さらにゲート酸化膜（図示せず）、ＴＧ１７を成膜し、これをパターニングしたものである。
【００１２】
図２４を参照して、ソース／ドレイン注入１９を行ない、トランジスタのソース／ドレイン領域（図示せず）および抵抗帯２の導電部２０を形成する。
【００１３】
図２３と図２４を参照して、トレンチの上部コーナ１８は、ＴＧ１７によって、その上部・側壁部が覆われる構造となるため、この部分で電解集中しやすくなり、逆ナロウチャネル効果が起る。このために、トランジスタのしきい値電圧（Ｖｔｈ）は設計値より低下してしまうという問題が発生する。
【００１４】
図１７におけるＢ−Ｂ線に沿う断面図が、図２５におけるＢ−Ｂ線に沿う断面図に対応している。
【００１５】
図２５は、ソース／ドレイン領域を形成後、層間酸化膜２１を成膜し、コンタクトホール２２、２３を、従来技術により、開口したものである。ここで、抵抗帯領域１では、ＣＭＰ過研磨により、ＣＭＰ過研磨されていない密集パターン１１よりは、埋め込み酸化膜１６の高さが低くなってしまう。また、抵抗帯領域１では、ＴＧの占有率が低いために、ＴＧの占有率が高い密集パターン１１との間で、段差２４が発生する。段差２４は、ＣＭＰ過研磨とＴＧの占有率の差によって発生したものである。この段差２４により、コンタクトホール２２，２３の写真製版は、デフォーカスしやすくなる。この写真製版マージンの劣化は、後工程の加工プロセスでも発生してしまう。また、後工程でのエッチング時のエッチング残も発生しやすくなる。
【００１６】
この発明は上記のような問題点を解決するためになされたもので、抵抗領域のＣＭＰ過研磨を防止しつつ、活性領域による抵抗帯を形成することができるように改良された半導体装置の製造方法を提供することを目的とする。
【００１７】
この発明の他の目的は、加工プロセスのマージン劣化を防止しつつ、活性領域による抵抗帯を形成することができるように改良された半導体装置の製造方法を提供することにある。
【００１８】
この発明の他の目的は、そのような方法によって得られた半導体装置を提供することにある。
【００１９】
【課題を解決するための手段】
請求項１に記載の半導体装置は、不純物拡散層を抵抗帯として用いた半導体装置に係る。当該装置は、半導体基板を備える。上記半導体基板に、少なくともその表面の一部が活性領域とされた、上記抵抗帯を形成すべき抵抗帯領域を形成する。上記抵抗帯領域内の活性領域上に抵抗帯が設けられている。上記抵抗帯領域を囲むように分離領域が設けられている。上記半導体基板の上に、上記抵抗帯の周囲を取囲むように、トランスファーゲート層が配置されている。上記抵抗帯領域において、１０μｍ□当りの上記活性領域の占有率は４０％以上にされている。
【００２０】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置において、上記抵抗帯は、トランスファーゲート層に取囲まれたソースドレイン不純物拡散層であることを特徴とする。
【００２１】
請求項３に記載の半導体装置は、請求項１に記載の半導体装置において、上記活性領域の占有率は１００％であることを特徴とする。
【００２２】
請求項４に記載の半導体装置は、請求項３に記載の半導体装置において、上記トランスファーゲート層は、上記抵抗帯の周囲のみでなく、上記抵抗帯領域全面に広がって配置されている。
【００２３】
請求項５に記載の半導体装置は、不純物拡散層を抵抗帯として用いた半導体装置に係る。当該装置は、半導体基板を備える。上記半導体基板に、少なくともその表面の一部が活性領域とされた、上記抵抗帯を形成すべき抵抗帯領域が形成されている。上記抵抗帯領域内に、その周囲が分離領域で囲まれた抵抗帯が設けられている。上記分離領域内に、活性領域ダミーが配置されている。
【００２４】
請求項６に記載の半導体装置は、請求項５に記載の半導体装置において、上記分離領域内に配置されたトランスファーゲートダミーをさらに備えることを特徴とする。
【００２５】
請求項７に記載の半導体装置は、不純物拡散層を抵抗帯として用いた半導体装置に係る。当該装置は、半導体基板を備える。上記半導体基板に、少なくともその表面の一部が活性領域とされた、上記抵抗帯を形成すべき抵抗帯領域が形成されている。上記抵抗帯領域内に、その周囲が分離領域で囲まれた抵抗帯が設けられる。上記分離領域内にトランスファーゲートダミーが配置されている。
【００２６】
請求項８に係る発明は、抵抗帯領域内に形成した不純物拡散層を抵抗帯として用いた半導体装置の製造方法に係る。まず、半導体基板の上に、第１の酸化膜と窒化膜を順次形成する。上記抵抗帯領域内に形成されるべき活性領域上に上記酸化膜および上記窒化膜のパターンが残り、分離酸化膜領域において、上記半導体基板の表面が露出するように、上記酸化膜および上記窒化膜をパターニングする。露出した上記分離酸化膜領域における上記半導体基板の表面をエッチングし、トレンチを形成する。上記トレンチの側壁を酸化する。上記トレンチを埋めるように上記半導体基板の上に上記第２の酸化膜を形成する。上記第２の酸化膜を、上記窒化膜の表面が露出するまで機械的化学的研磨し、上記トレンチ内に分離酸化膜を形成する。上記第１の第１の酸化膜と窒化膜を除去するのに伴い、第２の酸化膜の上部を除去する。上記抵抗帯を形成すべき部分を取囲むように、上記抵抗帯領域内にトランスファーゲート層を形成する。上記抵抗帯領域内に形成された活性領域上であって、上記抵抗帯を形成すべき部分に不純物を注入し、それによって、上記不純物拡散層からなる上記抵抗帯を形成する。上記抵抗帯領域において、１０μｍ□当りの活性領域の占有率が４０％以上になるように、上記第１の酸化膜と上記窒化膜をパターニングする。
【００２７】
請求項９に記載の半導体装置の製造方法は、請求項８に記載の半導体装置の製造方法において、上記トランスファーゲート層を、上記抵抗帯の周囲のみでなく、上記抵抗帯領域全面に広がって形成することを特徴とする。
【００２８】
請求項１０に係る発明は、抵抗帯領域内に形成した不純物拡散層を抵抗帯として用いた半導体装置の製造方法に係る。まず、半導体基板の上に、第１の酸化膜と窒化膜を順次形成する。上記抵抗帯領域内に形成されるべき活性領域の上に、上記酸化膜および上記窒化膜のパターンが残り、分離酸化膜領域において、上記半導体基板の表面が露出するように、上記酸化膜および上記窒化膜をパターニングする。露出した上記分離酸化膜領域における上記半導体基板の表面をエッチングし、トレンチを形成する。上記トレンチの側壁を酸化する。上記トレンチを埋めるように上記半導体基板の上に、第２の酸化膜を形成する。上記第２の酸化膜を、上記窒化膜の表面が露出するまで機械的化学的研磨し、上記トレンチ内に分離酸化膜を形成する。上記第１の酸化膜と窒化膜を除去するのに伴い、第２の酸化膜の上部を除去する。上記抵抗帯領域内の分離領域上にトランスファーゲートダミーを形成する。上記抵抗帯領域内に形成された活性領域上であって、上記抵抗帯を形成すべき部分に不純物を注入し、それによって、上記不純物拡散層からなる上記抵抗帯を形成する。上記抵抗帯領域において、１０μｍ□当りの活性領域の占有率が４０％以上になるように、上記第１の酸化膜と上記窒化膜をパターニングする。
また、上述の請求項１〜４に係る発明のトランスファーゲート層は、接地電位またはしきい値電圧より低い電位に固定されていることが望ましい。
【００２９】
【実施例】
以下、この発明の実施例を、図を用いて説明する。
【００３０】
実施例１
図１〜図３は、実施例１に係る方法の工程を平面図で示したものである。図４〜図１１は、実施例１に係る方法を断面図で示したものである。
【００３１】
図１および図２におけるＣ−Ｃ線に沿う断面図は、図４〜図１０のＣ−Ｃに対応している。
【００３２】
図１を参照して、抵抗帯領域１の全面が、活性領域２５とされている。図２を参照して、抵抗帯２７の周囲をＴＧ２６が取囲むように、ＴＧ２６をパターニングする。図中、参照番号３１で示す領域は、分離酸化膜領域を表している。
【００３３】
以上の工程を、断面図を用いて説明する。
図４および図５を参照して、従来例と同様に、活性領域２５，３をパターニングにより形成する。
【００３４】
図５を参照して、エッチングダメージを取除くため、トレンチの側壁に酸化膜１６を形成する。
【００３５】
図６を参照して、従来例と同様に、トレンチ内を埋込むように、埋込酸化膜１６を成膜する。
【００３６】
図７を参照して、窒化膜１５上の酸化膜１６を除去するために、ＣＭＰを行なう。このとき、分離酸化膜領域３１の面積が、従来例より、小さくなるため、ＣＭＰ過研磨は起りにくくなり、窒化膜１５上で研磨をストップさせることができる。このときの１０μｍ□当りの活性領域２５の占有率は、全面が活性領域のため、１００％になる。なお、抵抗帯領域において、１０μｍ□当りの活性領域の占有率が４０％以上にされていると、ＣＭＰ過研磨は充分に起りにくくなる。
【００３７】
図７と図８を参照して、ＣＭＰ後、窒化膜１５および酸化膜１４を除去する。本実施例によれば、従来例では起っていた、トレンチ上部コーナ１８の落ち込みも発生しない。
【００３８】
図９を参照して、基板１３の上に、ゲート酸化膜（図示せず）およびＴＧ２６（抵抗帯を形成するためのワード線）とＴＧ１７をパターニングにより形成する。
【００３９】
図１０を参照して、基板１３の表面に、ソース／ドレイン領域を形成するためのイオン注入１９を行ない、トランジスタのソース／ドレイン領域（図示せず）および抵抗帯２７の導電部２０とソース/ドレイン注入部３２を形成する。導電部２０は、ＴＧ２６で囲まれた領域に形成されたことになる。
【００４０】
従来例では、抵抗帯はトレンチエッチングのダメージ改善のために酸化を行なっていたので、抵抗帯の幅は狭くなっていた。しかし、本実施例においては、抵抗帯２７として、ＴＧ２６をパターニングして形成するのみであるので、抵抗帯２７を設計値通りに形成することが可能である。
【００４１】
また、トレンチの上部コーナ１８は落ち込みがないため、ＴＧ１７によって側壁部が覆われることはなく、逆ナロウチャネル効果も抑制できる。これにより、トランジスタのしきい値電圧も設計値通りに作製することが可能となる。また、抵抗帯導電部２０とソース／ドレイン注入部３２およびＴＧ２６で、構造的にトランジスタが形成されることになるので、ＴＧ２６の電位がフローティングだと、抵抗帯導電部２０とソース／ドレイン注入部３２が繋がる危険性がある。それを防ぐためには、ＴＧ２６の電位を固定する必要がある。固定電位は、ＧＮＤ（０Ｖ）またはしきい値電圧より十分低い電圧とするのが望ましい。
【００４２】
その後、図３を参照して、コンタクトホール５，６，９，１０を形成して、抵抗帯２７が完成する。このときのＤ−Ｄ線に沿う断面図が、図１１のＤ−Ｄ断面図に対応している。
【００４３】
従来例では、抵抗帯領域と密集パターン部１１との間で段差が発生していたが、本実施例によれば、抵抗帯１にＴＧ２６が存在するため、この段差を低減することができる。これにより、従来例で見られるような加工プロセスの劣化を改善させることができる。このときの抵抗帯領域での、ＴＧ占有率は３０〜４０％程度である。
【００４４】
本実施例により、抵抗帯領域のＣＭＰの過研磨および後工程での加工プロセスのマージン劣化を防止しつつ、活性領域により抵抗帯を形成することが可能となる。
【００４５】
実施例２
実施例２は、実施例１の１変形例である。
【００４６】
図１２は、実施例２に係る半導体装置の平面図である。
本実施例によれば、抵抗帯２７を囲むＴＧ２６のパターンを、抵抗帯２１の周囲のみでなく、抵抗帯領域全面に拡大している。これにより、実施例１と同等の効果が得られるだけでなく、抵抗帯領域でＴＧの占有率が、実施例１よりも向上するため、後工程での段差低減効果は、実施例１よりも大きくなる。このときの抵抗帯領域での、ＴＧ占有率は、８０％程度まで改善することが可能である。
【００４７】
実施例３
図１３は、実施例３に係る半導体装置の平面図である。図１３の中に示された抵抗帯２は、従来例と同様なレイアウトであるが、抵抗帯領域１の分離領域３１に活性領域ダミー２８が配置されている。本実施例により、抵抗帯領域の活性領域占有率は従来例より改善されるので、ＣＭＰ過研磨や逆ナロウチャネル効果を抑制することができる。このときの活性領域ダミー−抵抗帯マージン３３は、抵抗帯間の分離幅３４と同等の寸法が必要となり、活性領域占有率は４０％程度である。また、後工程での段差も、ＣＭＰによる過研磨が抑制される分だけは、段差低減が可能である。
【００４８】
実施例４
実施例３の変形例である。図１４を参照して、抵抗帯２は従来例と同様なレイアウトであるが、抵抗帯領域１の分離領域３１上にＴＧダミー２９が配置されている。本実施例により、抵抗帯領域１のＴＧ占有率は、従来例より改善されるので、後工程での段差を低減することができる。このときのＴＧダミー２９−抵抗帯のマージン３０は、写真製版の重ね合わせ精度レベルにもよるが、０．１μｍ程度まで詰めることが可能であり、そして抵抗帯間の分離幅３４にもＴＧダミー２９を配置できる。これにより、抵抗帯領域のＴＧ占有率は７０％程度まで改善できる。
【００４９】
実施例５
本実施例は、実施例３のさらなる変形例である。本実施例は、実施例３と実施例４を組合せたものである。図示しないが、抵抗帯は従来例と同様なレイアウトをしているが、抵抗帯領域の分離領域に活性領域ダミーとＴＧダミーの双方を配置したものである。これにより、実施例３と実施例４の双方の効果が得られる。
【００５０】
なお、上記実施例において、抵抗帯はＮ型、Ｐ型を問わない。
また、上記実施例において、同一または相当する部分には同一の参照番号が付けられている。
【００５１】
今回開示された実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５２】
【発明の効果】
以上説明したとおり、この発明によれば、ＣＭＰによる過研磨を防止することができ、後工程での段差低減の効果を奏する。
【図面の簡単な説明】
【図１】 実施例１に係る半導体装置の製造方法の順序の第１の工程における半導体装置の平面図である。
【図２】 実施例１に係る半導体装置の製造方法の順序の第２の工程における半導体装置の平面図である。
【図３】 実施例１に係る半導体装置の製造方法の順序の第３の工程における半導体装置の平面図である。
【図４】 実施例１に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図５】 実施例１に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図６】 実施例１に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図７】 実施例１に係る半導体装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図８】 実施例１に係る半導体装置の製造方法の順序の第５の工程における半導体装置の断面図である。
【図９】 実施例１に係る半導体装置の製造方法の順序の第６の工程における半導体装置の断面図である。
【図１０】 実施例１に係る半導体装置の製造方法の順序の第７の工程における半導体装置の断面図である。
【図１１】 実施例１に係る半導体装置の製造方法の順序の第８の工程における半導体装置の断面図である。
【図１２】 実施例２に係る半導体装置の平面図である。
【図１３】 実施例３に係る半導体装置の平面図である。
【図１４】 実施例４に係る半導体装置の平面図である。
【図１５】 従来の半導体装置の製造方法の順序の第１の工程における半導体装置の平面図である。
【図１６】 従来の半導体装置の製造方法の順序の第２の工程における半導体装置の平面図である。
【図１７】 従来の半導体装置の製造方法の順序の第３の工程における半導体装置の平面図である。
【図１８】 従来の半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図１９】 従来の半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図２０】 従来の半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図２１】 従来の半導体装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図２２】 従来の半導体装置の製造方法の順序の第５の工程における半導体装置の断面図である。
【図２３】 従来の半導体装置の製造方法の順序の第６の工程における半導体装置の断面図である。
【図２４】 従来の半導体装置の製造方法の順序の第７の工程における半導体装置の断面図である。
【図２５】 従来の半導体装置の製造方法の順序の第８の工程における半導体装置の断面図である。
【符号の説明】
１ 抵抗帯領域、２ 抵抗帯（活性領域）、３ 活性領域（抵抗帯近傍）、４ＴＧ（抵抗帯近傍）、５ コンタクトホール（抵抗帯上）、６ コンタクトホール（抵抗帯近傍ＴＧ上）、７ 活性領域（密集パターン部）、８ ＴＧ（密集パターン部）、９ ＣＨ（密集パターン部活性領域上）、１０ ＣＨ（密集パターン部ＴＧ上）、１１ 密集パターン部、１２ ＣＨ（抵抗帯近傍活性領域上）、１３ シリコン基板、１４ 酸化膜、１５ 窒化膜、１６ 酸化膜、１７ ＴＧ、１８ 電解集中部、１９ ソース／ドレイン注入、２０ 抵抗帯導電部、２１ 層間酸化膜、２２ ＣＨ（抵抗帯上）、２３ ＣＨ（密集パターン部活性領域上）、２５ 活性領域（抵抗帯領域全面）、２６ 抵抗帯を形成するためのＴＧ（ワード線）、２７ 抵抗帯（ＴＧで囲まれた領域）、２８ 活性領域ダミー、２９ ＴＧダミー、３０ 活性領域−ＴＧマージン、３１ 分離酸化膜領域、３２ ソース／ドレイン注入部、３３ 活性領域ダミー−抵抗帯マージン、３４抵抗帯間分離幅。
Claims (11)
- 不純物拡散層を抵抗帯として用いた半導体装置であって、
半導体基板と、
前記半導体基板に形成され、かつ少なくともその表面の一部が活性領域とされた、前記抵抗帯を形成すべき抵抗帯領域と、
前記抵抗帯領域内の活性領域上に設けられた抵抗帯と、
前記抵抗帯領域を囲むように設けられた分離領域と、
前記半導体基板の上であって、かつ前記抵抗帯の周囲を取囲むように配置されたトランスファーゲート層と、を備え、
前記抵抗帯領域において、１０μｍ□当りの前記活性領域の占有率は４０％以上にされている半導体装置。 - 前記抵抗帯は、前記トランスファーゲート層に取囲まれたソースドレイン不純物拡散層である、請求項１に記載の半導体装置。
- 前記活性領域の占有率は１００％である、請求項１に記載の半導体装置。
- 前記トランスファーゲート層は、前記抵抗帯の周囲のみでなく、前記抵抗帯領域全面に広がって配置されている、請求項３に記載の半導体装置。
- 不純物拡散層を抵抗帯として用いた半導体装置であって、
半導体基板と、
前記半導体基板に形成され、かつ少なくともその表面の一部が活性領域とされた、前記抵抗帯を形成すべき抵抗帯領域と、
前記抵抗帯領域内に設けられ、かつ、その周囲が分離領域で囲まれた抵抗帯と、
前記分離領域内に配置された活性領域ダミーと、を備えた半導体装置。 - 前記分離領域内に配置されたトランスファーゲートダミーをさらに備える、請求項５に記載の半導体装置。
- 不純物拡散層を抵抗帯として用いた半導体装置であって、
半導体基板と、
前記半導体基板に形成され、かつ少なくともその表面の一部が活性領域とされた、前記抵抗帯を形成すべき抵抗帯領域と、
前記抵抗帯領域内に設けられ、かつ、その周囲が分離領域で囲まれた抵抗帯と、
前記分離領域内に配置されたトランスファーゲートダミーと、を備えた半導体装置。 - 抵抗帯領域内に形成した不純物拡散層を抵抗帯として用いた半導体装置の製造方法であって、
半導体基板の上に、第１の酸化膜と窒化膜を順次形成する工程と、
前記抵抗帯領域内に形成されるべき活性領域上に前記酸化膜および前記窒化膜のパターンが残り、分離酸化膜領域において、前記半導体基板の表面が露出するように、前記酸化膜および前記窒化膜をパターニングする工程と、
露出した前記分離酸化膜領域における前記半導体基板の表面をエッチングし、トレンチを形成する工程と、
前記トレンチの側壁を酸化する工程と、
前記トレンチを埋めるように前記半導体基板の上に、第２の酸化膜を形成する工程と、
前記第２の酸化膜を、前記窒化膜の表面が露出するまで機械化学的研磨し、前記トレンチ内に分離酸化膜を形成する工程と、
前記第１の酸化膜と窒化膜を除去するのに伴い、前記第２の酸化膜の上部を除去する工程と、
前記抵抗帯を形成すべき部分を取囲むように、前記抵抗帯領域内にトランスファーゲート層を形成する工程と、
前記抵抗帯領域内に形成された活性領域上であって、前記抵抗帯を形成すべき部分に不純物を注入し、それによって、前記不純物拡散層からなる前記抵抗帯を形成する工程と、を備え、
前記抵抗帯領域において、１０μｍ□当りの活性領域の占有率が４０％以上になるように前記第１の酸化膜と前記窒化膜をパターニングする、半導体装置の製造方法。 - 前記トランスファーゲート層を、前記抵抗帯の周囲のみでなく、前記抵抗帯領域全面に広がって形成する、請求項８に記載の半導体装置の製造方法。
- 抵抗帯領域内に形成した不純物拡散層を抵抗帯として用いた半導体装置の製造方法であって、
半導体基板の上に、第１の酸化膜と窒化膜を順次形成する工程と、
前記抵抗帯領域内に形成されるべき活性領域の上に、前記酸化膜および前記窒化膜のパターンが残り、分離酸化膜領域において、前記半導体基板の表面が露出するように、前記酸化膜および前記窒化膜をパターニングする工程と、
露出した前記分離酸化膜領域における前記半導体基板の表面をエッチングし、トレンチを形成する工程と、
前記トレンチの側壁を酸化する工程と、
前記トレンチを埋めるように前記半導体基板の上に、第２の酸化膜を形成する工程と、
前記第２の酸化膜を、前記窒化膜の表面が露出するまで機械化学的研磨し、前記トレンチ内に分離酸化膜を形成する工程と、
前記第１の酸化膜と窒化膜を除去するのに伴い、前記第２の酸化膜の上部を除去する工程と、
前記抵抗帯領域内の分離領域上にトランスファーゲートダミーを形成する工程と、
前記抵抗帯領域内に形成された活性領域上であって、前記抵抗帯を形成すべき部分に不純物を注入し、それによって、前記不純物拡散層からなる前記抵抗帯を形成する工程と、を備え、
前記抵抗帯領域において、１０μｍ□当りの活性領域の占有率が４０％以上になるように前記第１の酸化膜と前記窒化膜をパターニングする、半導体装置の製造方法。 - 前記トランスファーゲート層は、接地電位またはしきい値電圧より低い電位に固定されている、請求項１〜４のいずれかに記載の半導体装置。
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