TW563172B - Semiconductor device and method of manufacturing the same - Google Patents

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Yoshitaka Fujiishi
Satoshi Kawasaki
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Mitsubishi Electric Corp
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Description

563172 五、發明說明（1) [發明之背景] 發明之頜Μ 本發明有關於一般之半導體裝置，特別有關於可以防止 電阻帶區域之CMP(機械式化學式研磨）之過研磨，和後步 驟之加工處理之餘裕劣化之改良式之半導體裝置之製造方 法。本發明更有關於利用此種方法獲得之半導體裝置。 背景技術之說明
電阻帶使用在欲變更電路之電位之情況。由於微細化和 高速化因而要求配線之低電阻化，所以最近有許多裝置之 電阻帶使用源極·汲極（S / D)。 圖1 5〜圖1 7以平面圖表示習知技術之形成電阻帶之方法 之步驟。圖1 8〜圖2 5以剖面圖表示習知技術之形成電阻帶 之方法。圖18〜圖24是沿著圖15之XV III-XVIII線之剖面 圖。 圖1 5是利用習知技術形成活性區域2、3 (成為電阻帶）後 之平面圖。圖1 6是利用習知技術形成轉移閘（TG) 4後之平 面圖。圖1 7是利用習知技術形成有接觸孔（CH) 5、6、9、 1 〇、1 2者。在該等附圖中，元件編號1表示電阻帶區域。
元件編號7表示密集圖型部之活性區域，元件編號8表示密 集圖型部之TG。元件編號11表示密集圖型部，元件編號31 表示分離氧化膜區域。 下面將進行更詳細之說明。 參照圖18，利用習知之STI(Shadow Trench Isolation) 技術，在矽基板13之表面，成膜氧化膜14和氮化膜15，然
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後進行活性區域2、3之圖型製作。 參照圖1 9，為著除去進入到石夕基板】3之餘刻損傷，所以 使溝道之表面氧化，用來形成氧化膜161。該氧化之作用 是用來使溝道上部之角部和下部之角部成為圓弧形。但 是，由於該氧化，會使溝道側壁被氧化，所以活性區域 2、3之幅度變成比圖型製作時狹。 參照圖20，以氧化膜16埋入溝道内部。埋入氧化膜16使 用以HDP(高密度電漿）形成之Si〇2膜。
然後，進行機械式化學式研磨（CMP)用來除去氮化膜15 之上之氧化膜16。在此處之CMP之進行以氮化膜15阻擋， 但是在圖15所示之電阻帶之圖型，因為周圍大多為分離氧 化膜31之區域，所以難以利用氮化膜15阻擋⑽？，如圖21 所示’會造成電阻帶區域1之大幅之過研磨。此種過研磨 容易發生電阻帶（活性區域）2對電阻帶區域1之面積比例 (佔有率）之降低。特別是在每1〇 Am □(在本說明書中為1〇 /zmxlO/zm ,亦即使每一邊成為正方形）之活性區 域之佔有率為2 0 %以下時，會發生顯著之過研磨。 當發生過研磨時，電阻帶區域1之周圍之圖型，如圖2 i 所示，亦受過研磨之害。下面將說明此種問題。
圖22是在CMP後，除去氮化膜15，氧化膜14者。隨著氮 化膜1 5和氧化膜1 4之除去，使埋入氧化膜1 6之表面陷入到 下方，因此電阻帶近傍之活性區域3之溝道之上部角部i 8 亦露出。 圖2 3是更進一步成膜閘極氧化膜（圖中未顯示），和
C:\2D-CODE\91-08\91112629.ptd 第6頁 563172 五、發明說明（4) 化，和可以利用活性區域形成電阻帶之改良式之半導體裝 置之製造方法。 本發明之另一目的是提供利用該種方法所獲得之半導體 裝置。 依照本發明之第1態樣之半導體裝置是使用有源極/汲極 雜質擴散層作為電阻帶之半導體裝置。該裝置具備有半導 體基板。在上述之半導體基板，至少使其表面之一部份成 為活性區域，用來形成欲成為上述電阻帶之電阻帶區域。 在上述之電阻帶區域内設有電阻帶。在上述之半導體基板 之上，以包圍上述電阻帶之周圍之方式，配置字線。在上 jp 述之電阻帶區域，使每1 0 // m □之上述活性區域之佔有率 成為4 0 %以上。 依照本發明之第2態樣之半導體裝置是使用有源極/汲極 雜質擴散層作為電阻帶之半導體裝置。該裝置具備有半導 體基板。在上述之半導體基板，至少使其表面之一部份成 為活性區域，用來形成欲成為上述電阻帶之電阻帶區域。 在上述之電阻帶區域内，設有周圍被分離區域包圍之電阻 帶。在上述之分離區域内，配置有虛擬活性區域。 依照本發明之第3態樣之半導體裝置是使用有源極/汲極 雜質擴散層作為電阻帶之半導體裝置。該裝置具備有半導 * 體基板。在上述之半導體基板，至少使其表面之一部份成 為活性區域，用來形成欲成為上述電阻帶之電阻帶區域。 在上述之電阻帶區域内，設有周圍被分離區域包圍之電阻 帶。在上述之分離區域内配置有虛擬字線。
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依照本發明之第4態樣之發明是使用有形成在電阻帶區 域内之源極/汲極雜質擴散層作為電阻帶之半導體裝置之 製造方法。首先，在半導體基板之上，順序的形成第〗氧 化膜和氮化膜。在欲形成於上述電阻帶區域内之活性區域 上’殘留上述之氧化膜和氮化膜，在分離氧化膜區域，以 使上述之半導體基板之表面露出之方式，進行上述之氧化 膜和上述之氮化膜之圖型製作。對露出之上述分離氧化膜 區域之上述半導體基板之表面進行蝕刻，用來形成溝道。 使上述之溝道之側壁進行氧化。以埋入上述溝道之方式， 在上述半導體基板之上形成上述之第2氧化膜。對上述之 第2氧化膜進行機械式化學式研磨，直至上述氮化膜之表 面露出，藉以在上述之溝道内形成分離氧化膜。除去上述 之第1虱化膜和氮化膜。以包圍欲形成上述電阻帶之部份 ^方=，在上述之電阻帶區域内形成字線。在形成於上述 電阻帶區域内之活性區域之i ’對欲形成上述電阻帶之部 Ϊ植t雜：1來形成由上述之源極.汲極雜質擴散層構 電阻帶。在上述之電阻帶區域’使每1〇_ □之 活性區域之佔有率成為權以上，以此方式進行上述第 化膜和上述氮化膜之圖型製作。
衫n 明之第5態樣之發明是使用有形成在電阻帶區 λ 擴散層作為電阻帶之半導體裝置之 二半導體基板之上，順序的形成第1氧 :匕m匕膜。在欲形成於上述電阻帶區域内之活性區域 和虛擬活性區域之上’《留上述之氧化膜和上述之氮化膜
563172 五、發明說明（6) 之圖型，在分離氧化膜區域， 面露出之方式，進行上述之氧千¥體暴板之表 製作。對露出之上述分離氧化 虱化膜α孓 表面進行蝕刻，用來形成溝道：牛爭媸丞板之 … 舟逼使上述之溝道之側壁進行 氣化。以埋入上述溝道之方式 / ,0 ^ ^ W 式在上述+導體基板之上形 ^弟2氧化旗。對上述之第2氧化膜進行機械式化學式研 :，直至上述之鼠化膜之表面露出，用來在上述之溝道内 形成分離氧化膜。除去上述之楚！ g4 ^ 丄κ弟1氧化Μ和氮化膜。以包
圍欲形成上述電阻帶之部份之大彳，Α ρ、+、 ^ L 11刀炙万式，在上述之電阻帶區域 内形成字線。在形成於上述電阻帶區域内之活性區域上， 對欲形成上述電阻帶之部份植入雜質，用來形成由上述之 源極.汲極雜質擴散層構成之上述電阻帶。在上 帶區域’使每10«□之活性區域之佔有率成為權以上， 二此方式進行上述之幻氧化膜和上述之氮化膜之圖型製 作0 [較佳實施例之說明] 下面將使用圖面用來說明本發明之實施例。 貫施例1 圖1〜圖3以平面圖表示實施例1之方 11以剖面圖表示實施例i之方法。去之步驟。圖4〜圖 圖1和圖2中之沿著IV - IV線之剖面圖， 2IV—IV。 111 ，對應到圖4〜圖10
參照圖1，使電阻帶區域1之全面成A 圖2，以TG26包圍在電阻帶27之周圍之、大々區域25。參照 〜万式’進行TG26之
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圖型製作。圖中之參考號碼3丨所示之區域，表示分離氧化 下面使用剖面圖用來說明以上之步驟。 參照圖4和圖5，與習知例同樣的，利用圖型製作用來形 成活性區域25、3。 y 芩照圖5，去除蝕劑損傷，在溝道之側壁形成氧化膜 16 ° 參照圖6，與習知例同樣的，以埋入溝道内之方式進行 埋入氧化膜16之成膜。 參照圖7，進行CMP用來除去氮化膜15上之氧化膜16。這 時’分離氧化膜區域3 1之面積因為比習知例小，所以難以 發生CMP過研磨，可以在氮化膜15上阻擋研磨。因為全面 為活性區域，所以這時之每丨0 # m □之活性區域2 5之佔有 率變成為100%。另外，在電阻帶區域，當每10 μιη □之活 性區域之佔有率為40%以上時，就可以充分的防止CMp過研 磨之發生。 參照圖7和圖8，在基板1 3之上，利用圖型製作用來形成 閘極氧化膜（圖中未顯示）和TG26(用以形成電阻帶之字線） 和TG17 〇 '
參照圖1 0 ’進行進子植入1 9用來在基板丨3之表面形成源 極/沒極區域，藉以形成電晶體之源極/汲極區域（圖中未 顯示）和電阻帶2 7之導電部2 〇和源極/汲極植入部3 2。導電 部形成在被T G 2 6包圍之區域。 在習知例中，電阻帶因為進行氧化用來改善溝道蝕刻之
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563172 五、發明說明（8) 損傷，所以電阻帶之幅度變狹。但是，在本實施例中，因 為只圖型製作的形成T G 2 6作為電阻帶，所以電阻帶2 7可以 如設計值的形成。 另外’溝道之上部角部1 8内為未陷入，所以側壁部不會 被TG1 7覆蓋，可以抑制逆變狹通道效應。利用此種方式， 電晶體之臨限值電壓可以如設計值的進行製作。另外，因 為在構造上利用電阻帶導電部2 〇和源極/汲極植入部3 2和 726用來形成電晶體，所以當1^26之電位為浮動時，電阻 帶導電部20和源極/汲極植入部32會有互相連接之危險 性。要防止此種問題時，需要將7(； 2 6之電位固定。固定電 位最好成為GND ( 0 V)或大幅低於臨限值電壓之電壓。 然後，參照圖3，形成接觸孔5、6、9、丨〇，藉以完成電 阻帶27之製作。這時之沿著χι—χι線之剖面圖對應到圖u 之XI、XI剖面圖。
在習知例中，在電阻帶區 尚低差’但是依照本實施例 TG26，所以可以減小該高低 習知例所發生之加工處理之 佔有率為30〜40%程度。 依照本實施例時，可以防 和後步驟之加工處理之餘裕 形成電阻值。 域和密集圖型部1 1之間發生有 時，因為在電阻帶1存在有 差。利用上種方式，可以改善 劣化。這時之電阻帶區域之7〇 止電阻帶區域之CMP之過研磨 劣化，而且可以利用活性區域 實施例2 實施例2是實施例丨之一變化例。
563172 五、發明說明（9) 圖12是實施例2之半導體裝置之平面圖。 依照本實施例時，不只在電阻帶2 1之周圍形成包圍電阻 帶2 7之TG26之圖型，而且擴大到電阻帶區域之全面。利用 此種方式，不僅可以獲得與實施例1同等之效果，而且亦 可以提高電阻帶區域之T G之佔有率使其優於實施例1，所 以在後步驟之減小高低差之效果大於實施例1。這時之電 阻帶區域之TG佔有率可以改善至80%程度。 實施例3 圖13是實施例3之半導體裝置之平面圖。圖13中所示之 電阻帶2具有與習知例同樣之布置，但是在電阻帶區域1之 分離區域3 1配置有活性區域虛擬2 8。依照本實施例時，因 為可以改善電阻帶區域之活性區域佔有率，使其優於習知 例，所以可以抑制CMP過研磨和逆變狹通道效應。這時之 虛擬活性區域一電阻餘裕33需要成為與電阻帶間之分離幅 度34同等之尺寸’活性區域之佔有率成為4〇%程度。另 外，經由抑制CMP造成之過研磨亦可以用來減小後步驟之 高低差。 實施例4 本實施例4是實施例3之變化例。參照圖1 4，電阻帶2是 與習知例同樣之布置，但是虛擬TG29被配置在電阻帶區域1藝 1之分離區域3 1上。依照本實施例時，因為可以改善電阻 帶區域1之TG佔有率使其優於習知例，所以可以減小後步 驟之高低差。這時之虛擬TG29 —電阻帶之餘裕3〇，依照照 相製版之重疊精確度位準，可以縮短至〇1 Am之程度，另
C:\2D-C0DE\91-08\91112629.ptd 563172 五、發明說明（10) 外，在電阻帶間之分離幅度34亦可以配置虛擬TG29。利用 此種方式，電阻帶區域之TG佔有率可以改善至70%程度。 實施例§ 本實施例是實施例3之更另一變化例。本實施例組合有 實施例3和實施例4。圖中未顯示者，電阻帶具有與習知例 同樣之布置，但是在電阻帶區域之分離區域配置有虛擬活 性區域和虛擬TG雙方。利用此種方式，可以獲得實施例3 和貫施例4之雙方之效果。 另外，在上述之實施例中，電阻帶不論是N型或p型均 i 一 〇 另外，在上述之實施例中，在相 告 同之元件編號。 J飞祁田之口P伤附加相 此處所揭示之實施例之所有部 為用以限制者。本發明之範圍不 /、乍舉例之用，不被視 以申請專利範圍表示，包含與申过上述之說明表示，而是 範圍内之所有變更。 〃 ^專利範圍同等之意義和 [發明之效果] 如上所述，依照本發明時，可以 過研磨，具有可以減小在後步 =止由於CMP所造成之 元件編號之説aq 向低差之效果。 1 電阻帶區域 2 電阻帶（活性區域） 3 活性區域（電阻帶近傍） 4 TG(電阻帶近傍）
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五、發明說明（12) 30 活 性 區 域TG 餘裕 31 分 離 氧 化膜 區域 32 源 極/汲極植入部 33 虛 擬 活 性區 域-電阻帶餘裕 34 電 阻 帶 間分 離幅度 C:\2D-CODE\91-O8\91112629.ptd 第16頁 563172 圖式簡單說明 圖1是實施例1之半導體裝置之製造方法之步驟之第1步 驟之半導體裝置之平面圖。 圖2是實施例1之半導體裝置之製造方法之步驟之第2步 驟之半導體裝置之平面圖。 圖3是實施例1之半導體裝置之製造方法之步驟之第3步 驟之半導體裝置之平面圖。 圖4是實施例1之半導體裝置之製造方法之步驟之第1步 驟之半導體裝置之剖面圖。 圖5是實施例1之半導體裝置之製造方法之步驟之第2步 驟之半導體裝置之剖面圖。 圖6是實施例1之半導體裝置之製造方法之步驟之第3步 驟之半導體裝置之剖面圖。 圖7是實施例1之半導體裝置之製造方法之步驟之第4步 驟之半導體裝置之剖面圖。 圖8是實施例1之半導體裝置之製造方法之步驟之第5步 驟之半導體裝置之剖面圖。 圖9是實施例1之半導體裝置之製造方法之步驟之第6步 驟之半導體裝置之剖面圖。 圖1 0是實施例1之半導體裝置之製造方法之步驟之第7步 驟之半導體裝置之剖面圖。 圖1 1是實施例1之半導體裝置之製造方法之步驟之第8步 驟之半導體裝置之剖面圖。 圖12是實施例2之半導體裝置之平面圖。 圖13是實施例3之半導體裝置之平面圖。
I C:\2D-CODE\91-O8\91112629.ptd 第17頁 563172 圖式簡單說明 圖14是實施例4之半導體裝置之平面圖。 圖1 5是習知之半導體裝置之製造方法之步驟之第1步驟 之半導體裝置之平面圖。 圖1 6是習知之半導體裝置之製造方法之步驟之第2步驟 之半導體裝置之平面圖。 圖1 7是習知之半導體裝置之製造方法之步驟之第3步驟 之半導體裝置之平面圖。 圖1 8是習知之半導體裝置之製造方法之步驟之第1步驟 之半導體裝置之斷面圖。 圖1 9是習知之半導體裝置之製造方法之步驟之第2步驟 之半導體裝置之剖面圖。 圖2 0是習知之半導體裝置之製造方法之步驟之第3步驟 之半導體裝置之剖面圖。 圖21是習知之半導體裝置之製造方法之步驟之第4步驟 之半導體裝置之剖面圖。 圖22是習知之半導體裝置之製造方法之步驟之第5步驟 之半導體裝置之剖面圖。 圖23是習知之半導體裝置之製造方法之步驟之第6步驟 之半導體裝置之剖面圖。 圖24是習知之半導體裝置之製造方法之步驟之第7步驟 之半導體裝置之剖面圖。 圖25是習知之半導體裝置之製造方法之步驟之第8步驟 之半導體裝置之剖面圖。
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Claims (1)

  1. 563172 六、申請專利範圍 1 · 一種半導體裝置，使用有源極·汲極雜質擴散層作為 電阻帶’其特徵是具備有： 半導體基板13 ; 電阻帶區域1，形成在上述之半導體基板13，至少使其 表面之一部份成為活性區域，用來形成上述之電阻帶； 電阻帶2 7 ’被設在上述之電阻帶區域内，·和 字線26，位於上述之半導體基板13之上，而且被配置成 為包圍在上述電阻帶〗之周圍； 在上述之電阻帶區域！，每1〇 □之上述活性區域之 有率為40%以上。 2·如申請專利範圍第1項之半導體裝置，其中上述之雷 阻帶區域1在該半導體裝置之平面 之電阻帶27和上述之本螅夕屏丨s』以匕圍上述 上述之子線26之最小之矩形形狀區域。 3·如申μ專利範圍第丨項之半導體 性區域25之佔有率為1〇〇%。 ，、宁上述之活 上如申請專利範圍第3項之半導體裝i，盆 線26不只被配置在上述電阻帶27之 子 電阻帶區域1之全面。 圍而且擴大到上述 5. -種半導體裝置，使用有 電阻帶，其特徵是具備有. 及杜雜為擴散層作為 半導體基板1 3 ; 電阻帶區域1 ，卫/丄、丄 一 形成在上述之半導體美刼^ 表面之一部份成A「基板13，至少使其 27 ; 成為活性區域25，用來形成上述之電阻帶 第19頁 C:\2D-CODE\91-O8\91112629.ptd 563172
    被：：:被设在上述之電阻帶區域，而且其周圍 被刀離區域包圍；和 虛:疑生區域28，被配置在上述之分離區域31内。 #酡J 印專利乾圍第5項之半導體裝置，其中更具備有 上述之分離區域31内之虛擬字線29。 赍:·俄種半導體裝置’使用有源極·汲極雜質擴散層作為 電阻帶，其特徵是具備有： 半導體基板1 3 ; 電阻帶區域1，形成在上述之半導體基板13，至少使其 面之部伤成為活性區域2 5 ’用來形成上述之電阻帶 27 ; 、電阻帶27，被設在上述之電阻帶區域1内，而且其周圍 被分離區域3 1包圍；和 虛擬字線2 9，被配置在上述之分離區域3 1内。 8· —種半導體裝置之製造方法，其中之半導體裝置使用 有源極·汲極雜質擴散層作為電阻帶，該製造方法之特徵 是所具備之步驟包含有： 在半導體基板1 3之上，順序的形成第1氧化膜1 4和氮化 膜15 ; 在欲形成於上述電阻帶區域1内之活性區域2 5上，使上 述之氧化膜1 4和上述之氮化膜1 5之圖型殘留，在分離氧化 膜31之區域，對上述之氧化膜14和上述之氮化膜15進行圖 型製作，用來使上述之半導體基板13之表面露出； 對露出之上述分離氧化膜31之區域之上述半導體基板13
    C:\2D-CODE\91-O8\91112629.ptd 第20頁 563172
    之表面進行蝕刻，用來形成溝道； 使上述之溝道之側壁進行氧化； 在上述之半導體基板13之 以埋入上述之溝道之方式 上’形成第2氧化膜16 ; 對上述之第2氧化膜丨6進行機械化 氮化膜15之表面露出，用來在上述之^\研磨直至、上述之 膜1 6 ; 之溝道内形成分離氧化 除去上述之第1氧化膜14和氮化膜15 ; 在上述電阻 册以包圍欲形成上述電阻帶2 7之部份之方式 帶區域1内，形成字線26 ;和 二
    ^形成於上述電阻帶區m内之活性區域25上，對欲带 $上述電阻之部份植入雜質，用來形成由上述之源/ 和’及極雜質擴散層構成之上述電阻帶2 7 · 、 氣之電阻帶區域1…述之第1氧化膜14和… =化膜15進行圖型製作，用來使每1〇^m□之活性區域之 佔有率成為4 0 %以上。 9.如申請專利範圍第8項之半導體裝置之製造方法，其 中使上述之字線26不只形成在上述電阻帶27之周圍，而且 擴大到上述電阻帶區域1之全面。
    10· —種半導體裝置之製造方法，其中之半導體裝置使 用有源極·汲極雜質擴散層作為電阻帶2 7，該製 特徵是所具備之步驟包含有： t 在半導體基板13之上，順序的形成第！氧化膜14和氮化 膜15 ;
    C:\2D-CODE\91-O8\91112629.ptd 第21頁 563172 六、申請專利範圍 在欲形成於上述電阻帶區域1内之活性區域2 5和虛擬活 陡區域28之上，使上述之氧化膜14和上述之氮化膜15之圖 型殘留，在分離氧化膜區域31，對上述之氧化膜14和上述 之氮化膜15進行圖型製作，用來使上述之半導體基板13之 表面露出； 對露出之上述分離氧化膜區域31之上述半導體基板13之 表面進行蝕刻，用來形成溝道； 使上述之溝道之側壁進行氧化； 以埋入上述之溝道之方式，在上述之半導體基板13之 上，形成第2氧化膜16 ; 對上述之第2氧化膜1 6進行機械式化學式研磨直至上述 之氮化膜15之表面露出，用來在上述之溝道内形成分離氧 化膜1 6 ; 除去上述之第1氧化膜14和氮化膜15 ; 以包圍欲形成上述電阻帶27之部份之方式，在上述電阻 帶區域1内，形成字線26 ;和 在形成於上述電阻帶區域1内之活性區域2 5上，對欲形 成上述電阻可2 7之部份植入雜質，用來形成由上述之源 極·汲極雜質擴散層構成之上述電阻帶27 ; 在上述之電阻帶區域i，對上述之第1氧化膜14和上述之 氮化膜1 5進行圖型製作，用來使每1 〇 # m □之活性區域2 5 之佔有率成為4 0 %以上。
    C:\2D-00DE\91-08\91112629.ptd 第22頁
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