JP2000196019A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】抵抗値の高い拡散抵抗素子を、制御性良く且つ
微細なパターンで形成できる半導体装置及びその製造方
法を提供することを目的としている。 【解決手段】半導体基板５１上に、この基板上に存在す
るＭＩＳ型トランジスタのゲート絶縁膜と同一工程で絶
縁膜５３を形成し、この絶縁膜上に上記ＭＩＳ型トラン
ジスタのゲート電極材料層５４を形成してパターニング
する。そして、上記ゲート電極材料層に周囲を囲まれた
領域の基板中に、このゲート電極材料層をマスクにして
不純物をセルフアラインで導入し、抵抗素子として働く
不純物拡散層５６を形成することを特徴とする。上記不
純物拡散層は、周囲をゲート電極材料層で囲まれ、フィ
ールド酸化膜と接する領域が全く存在しない。従って、
バーズビークの影響を受けることがなく、ゲート電極材
料層のエッチング加工限界によって決まる狭い不純物拡
散層を制御性良く形成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不純物拡散層を
抵抗素子として使用する半導体装置及びその製造方法に
係るもので、特に所望の抵抗値の抵抗素子を制御性良く
形成することが要求される半導体装置及びその製造方法
に関する。

【０００２】

【従来の技術】近年、半導体装置への高集積化、高密度
化、並びに高速化の要求は益々高くなっている。このよ
うな半導体装置のうち、例えば不揮発性メモリ装置のよ
うに、データの書き込みや消去時に複数の異なる電源電
圧を必要とするデバイスにおいては、回路構成上、チッ
プの外部から供給される電源電圧（外部電源電圧と称
す）に基づいて、チップ内で複数の電源電圧（内部電源
電圧と称す）を生成する必要がある。この際、例えば図
１１に示すような抵抗分割方式の内部電源電圧生成回路
を内蔵するのが一般的である。図１１において、１１，
１２は抵抗値がそれぞれＲ１，Ｒ２の抵抗素子であり、
外部電源端子１３と接地点ＧＮＤ間に直列接続されてい
る。また、上記抵抗素子１１と１２との接続点には、内
部電源端子１４が接続されている。上記外部電源端子１
３には外部電源電圧Ｖｏｕｔが印加され、上記内部電源
端子１４から得られる内部電源電圧Ｖｉｎがデータの書
き込み系や消去系の回路等に供給される。上記外部電源
電圧Ｖｏｕｔと内部電源電圧Ｖｉｎとの関係は、下式
（１）に示すように表される。

【０００３】 Ｖｉｎ＝（Ｒ２／（Ｒ２＋Ｒ１））×Ｖｏｕｔ…（１） 安定した内部電源電圧Ｖｉｎの生成と低消費電力を満足
するために、上記抵抗素子１１，１２に要求される条件
としては、抵抗値の制御性が良く且つＭΩ〜ＧΩクラス
の高い抵抗値を備えることが必須となる。上記抵抗素子
１１，１２として一般的なものは、シリコン基板中に設
けた不純物拡散層を用いるものである。この不純物拡散
層を、上記シリコン基板中に設ける半導体素子、例えば
トランジスタの一部を構成する不純物拡散層と同一工程
で形成すれば、抵抗素子を形成するための工程を不要に
できることから製造コストを低くできる。

【０００４】例えば、５ＭΩ程度の高抵抗素子をトラン
ジスタのソースまたはドレイン領域として働く不純物拡
散層と同一工程で形成する場合、シート抵抗が高いＬＤ
Ｄ拡散層の形成工程を利用することで最小限の領域に留
めることができる。しかし、仮にＬＤＤ拡散層のシート
抵抗が１．０ＫΩ／□程度の高い抵抗値であったとして
も、ＭΩクラスの抵抗値を得るには０．５μｍの幅で形
成すると２．５ｍｍもの長さを必要とする。従って、抵
抗素子として用いる不純物拡散層は、図１２（ａ）及び
図１２（ｂ）に示す如く、不純物拡散層２３を幾重にも
折り返したパターンでレイアウトするのが一般的であ
る。

【０００５】すなわち、シリコン基板２１の表面にフィ
ールド酸化膜２２，２２’が形成されており、これらフ
ィールド酸化膜２２，２２’で素子分離された基板２１
の表面領域に、抵抗素子１１，１２となる不純物拡散層
２３が形成される。この拡散層２３の一端にはコンタク
トホール２４−１を介して金属配線層２５−１が接続さ
れ、他端にはコンタクトホール２４−２を介して金属配
線層２５−２が接続される。また、上記拡散層２３の中
間点には、コンタクトホール２４−３を介して金属配線
層２５−３が接続される。上記コンタクトホール２４−
１，２４−３間の拡散層２３は抵抗素子１１として働
き、上記コンタクトホール２４−３，２４−２間の拡散
層２３は抵抗素子１２として働く。そして、上記金属配
線層２５−１に外部電源電圧Ｖｏｕｔが印加され、上記
金属配線層２５−２に接地電位ＧＮＤが印加され、上記
金属配線層２５−３から内部電源電圧Ｖｉｎを得る。

【０００６】ところで、上記抵抗素子１１，１２には、
各々の抵抗値Ｒ１，Ｒ２が一定であることに加えて、こ
れらの抵抗値Ｒ１，Ｒ２の比が一定であることが要求さ
れる。抵抗値Ｒ１とＲ２の比が安定しないと、内部電源
電圧Ｖｉｎが不安定になる。例えば、上記内部電源電圧
生成回路を不揮発性メモリ装置等に使用した場合、過大
な電位でデータ書き込み、消去、データ読み出しが行わ
れると、ゲート酸化膜の信頼性が著しく悪化することに
なる。一方、過小な電位では充分な書き込み、消去、デ
ータ読み出しができず、歩留まりを悪化させることに繋
がる。

【０００７】また、上記不純物拡散層２３を取り囲んで
いるフィールド酸化膜２２，２２’は、ＬＯＣＯＳ（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）法で形成するのが一般的である。しかし、このＬＯ
ＣＯＳ法による素子分離技術には、微細化する上で次の
ような欠点がある。まず、図１２（ｂ）に示したよう
に、比較的分離幅の広い領域のフィールド酸化膜２２の
膜厚Ｔｏｘ１に対して、分離幅の狭い領域（高密度化の
ために微細化された領域）のフィールド酸化膜２２’の
膜厚Ｔｏｘ２が薄くなる。このため、微細化が進むと素
子分離に必要なフィールド酸化膜厚が確保できなくな
る。また、ＬＯＣＯＳ法には、バーズビークの発生によ
り、制御性良く微細な幅のフィールド酸化膜を形成する
のには限界があることが知られている（参考文献、ＶＬ
ＳＩテクノロジ入門 平凡社販売東京企画室：柴田 直
監修 ｐ５３）。このため、不純物拡散層２３を取り
囲んでいるフィールド酸化膜２２，２２’が抵抗値の制
御性を著しく乱すので、バーズビークの影響がある程度
無視できるように、フィールド酸化膜の幅とフィールド
酸化膜により素子分離される不純物拡散層の幅を確保し
なければならない。よって、バーズビークの発生による
加工寸法の揺れがある程度許容できる余裕が必要とな
る。前述したように、ＭΩクラスの抵抗値を得る際に、
０．５μｍの幅で総長２．５ｍｍを要する場合には、素
子分離可能な不純物拡散層間を仮に１μｍ程度まで縮小
しても、３７５０μｍ²もの膨大な面積を要するのが現
状である。このことは、チップサイズを増大させコスト
増にも繋がっている。

【０００８】そこで、図１３（ａ），（ｂ）に示す如
く、シリコン基板３１上に絶縁膜３３を設け、この絶縁
膜３３上にポリシリコン膜３４−１，３４−２（同一基
板３１上に存在するＭＩＳ型トランジスタを構成するゲ
ート電極材料層）を離隔して形成し、これらポリシリコ
ン膜３４−１，３４−２によって挟まれた領域の基板３
１中に形成した不純物拡散層３５を抵抗素子として使用
する構成が提案されている（参考文献：特開平８−１３
９２７１号）。なお、図１３（ａ），（ｂ）において、
３２はフィールド酸化膜、３６−１，３６−２は後酸化
膜、３７は層間絶縁膜、３８−１，３８−２はコンタク
トホール、３９−１，３９−２は金属配線層である。

【０００９】このような構成によれば、抵抗値のばらつ
きの要因となるフィールド酸化膜３２と抵抗素子（不純
物拡散層３５）とが接する領域が小さくなるため、バー
ズビークの発生による抵抗値のばらつきをある程度抑制
することができる。

【００１０】しかしながら、フィールド酸化膜３２と不
純物拡散層３５が接する領域は存在するので、抵抗値が
ばらつく要因は残ってしまう。具体的には、ポリシリコ
ン膜３４−１，３４−２によって挟まれ、抵抗素子とし
て機能する不純物拡散層３５は、全てポリシリコン膜３
４−１，３４−２で囲まれているわけではなく、上記ポ
リシリコン膜３４−１，３４−２の延設方向と直行する
方向に沿ってバーズビークの影響が避けられない領域
（図１３（ａ）中の領域Ｃ１，Ｃ２）が存在する。しか
も、前述したように、ＭΩクラスの高抵抗値の抵抗素子
を形成しようとすると膨大な長さが必要となるので、例
えば図１４に示す如く、上記図１３（ａ）に示したよう
なパターンの抵抗素子（不純物拡散層）３５−１，３５
−２，…を複数個設け、これら複数個の抵抗素子３５−
１，３５−２，…を、コンタクトホール３８−１，３８
−２，…を介して金属配線層３９−１，３９−２，…で
電気的に直列接続したパターンが必要となる。この場合
には、抵抗値のばらつきの要因となる領域Ｃ１，Ｃ２が
上記抵抗素子３５−１，３５−２，…の個数分だけ増加
することになる。このため、抵抗素子３５−１，３５−
２，…の数が多くなるにしたがって抵抗値のばらつきを
抑制するのが難しくなる。

【００１１】加えて、図１３（ａ），（ｂ）に示したよ
うな構成では、抵抗素子としての不純物拡散層３５と金
属配線（Ａｌ配線）３９−１，３９−２とを接続するた
めのコンタクトホール３８−１，３８−２の形成にあた
り、コンタクトホール３８−１，３８−２に埋め込まれ
るＡｌと、これを挟むように配置されているポリシリコ
ン膜３４−１，３４−２との間にマスク合わせ余裕を取
らなくてはならない。更に詳しくは、コンタクトホール
３８−２（３８−１）とポリシリコン膜３４−１の余裕
Δａ、コンタクトホール３８−２（３８−１）の幅Δ
ｂ、及びコンタクトホール３８−２（３８−１）とポリ
シリコン膜３４−２の余裕Δｃの合計“Δａ＋Δｂ＋Δ
ｃ”が必要となる（図１３（ａ）参照）。従って、抵抗
素子として機能する不純物拡散層３５の幅を狭くするの
に制限が加えられ、図１４に示したように複数個の抵抗
素子を直列接続してＭΩクラスの高抵抗値を得ようとす
ると膨大な面積が必要になることは明らかである。

【００１２】このため、通常は、不純物拡散層を高抵抗
素子として使用する場合には、バーズビークの発生によ
る抵抗値のばらつきを無視して、図１３（ａ），（ｂ）
や図１４に示したようなポリシリコン膜に挟まれた不純
物拡散層を使用することは一般的ではない。

【００１３】

【発明が解決しようとする課題】上記のように従来の半
導体装置及びその製造方法は、所望の高抵抗な抵抗素子
を制御性良く且つ微細なパターンで形成することができ
ず、チップ面積が増大して製造コストが高くなるという
問題があった。

【００１４】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、所望の高抵抗な
抵抗素子を制御性良く且つ微細なパターンで形成でき、
チップ面積を削減して製造コストを低減できる半導体装
置及びその製造方法を提供することにある。

【００１５】

【課題を解決するための手段】この発明では、上記課題
を解決し、目的を達成するために、以下の手段を講じて
いる。

【００１６】すなわち、この発明の半導体装置は、半導
体基板上に拡散抵抗素子及びＭＩＳ型トランジスタを有
し、前記拡散抵抗素子は前記ＭＩＳ型トランジスタのゲ
ート電極を構成するゲート電極材料層によって囲まれた
領域内に形成されることを特徴としている。

【００１７】上記のような構成によれば、抵抗素子とし
て機能する不純物拡散層は、周囲を全てゲート電極材料
層で囲まれた構造になっており、素子分離技術として広
く使用されているＬＯＣＯＳ法により形成されたフィー
ルド酸化膜に囲まれていないために、微細化に課題があ
り且つ少なからず発生するバーズビークで拡散抵抗素子
へ影響を及ぼすことがない。従って、ゲート電極材料層
のエッチング加工限界まで幅の狭い不純物拡散層が制御
性良く形成可能となることから、より微細で安定した抵
抗値を持つ抵抗素子を得られる。

【００１８】また、上記構成において次のような特徴を
備えている。

【００１９】前記ゲート電極材料層は、屈曲した平面パ
ターンの開口部を有し、この開口部内の前記半導体基板
中に前記拡散抵抗素子が形成されることを特徴とする。

【００２０】上記構成によれば、少ないパターン占有面
積で高抵抗値の拡散抵抗素子を形成でき、ゲート電極材
料層によってグローバル段差を低減できるので、上層に
形成される金属配線を微細化して更にチップサイズの削
減も図れる。

【００２１】前記開口部の少なくとも一部は、同一半導
体基板上に形成されたＭＩＳ型トランジスタのゲート電
極に形成されたサイドウォールの幅の２倍以下の幅に設
定され、前記サイドウォールを構成するサイドウォール
材で埋め込まれていることを特徴とする。

【００２２】このように、抵抗素子として機能する不純
物拡散層間を挟み込むように位置するゲート電極材料層
の間隔を、同じく同一基板上に存在するＭＩＳ型トラン
ジスタのサイドウォール材のおよそ２倍より小さいこと
をめどに設定することで、抵抗素子として機能する不純
物拡散層上のみに選択的にサイドウォール材が埋め込ま
れる。この際、抵抗素子への配線のために設けるコンタ
クトホールの形成領域は、前記抵抗素子として機能する
不純物拡散層を取り囲むゲート電極材料層と前記コンタ
クトホールの形成予定領域との間に合わせ余裕を設けて
広く形成することで、サイドウォール材が埋め込まれな
い構造とすることもできる。

【００２３】この発明の半導体装置の製造方法は、半導
体基板上に拡散抵抗素子の形成予定領域及びＭＩＳ型ト
ランジスタの形成予定領域を囲むように素子分離用の第
１の絶縁膜を形成する工程と、前記拡散抵抗素子の形成
予定領域及び前記ＭＩＳ型トランジスタの形成予定領域
の半導体基板上にそれぞれ第２の絶縁膜を形成する工程
と、前記拡散抵抗素子の形成予定領域及び前記ＭＩＳ型
トランジスタの形成予定領域上に設けた前記第２の絶縁
膜上にそれぞれ、前記ＭＩＳ型トランジスタのゲート電
極を形成するためのゲート電極材料層を形成する工程
と、前記ゲート電極材料層をエッチング加工し、前記Ｍ
ＩＳ型トランジスタのゲート電極として働く第１のパタ
ーン部と、前記拡散抵抗素子の形成予定領域と素子分離
領域との境界領域上を実質的に全て覆い、且つ前記拡散
抵抗素子の平面パターンに対応する開口部を有する第２
のパターン部を形成する工程と、前記エッチング加工さ
れたゲート電極材料層における少なくとも前記第２のパ
ターン部をマスクにして、前記半導体基板中に、セルフ
アラインで拡散抵抗素子を形成するための不純物を導入
する工程とを具備することを特徴としている。

【００２４】上記のような製造方法によれば、抵抗素子
として機能する不純物拡散層は、ゲート電極材料層の第
２のパターン部によって周囲を全て囲まれた構造にな
り、素子分離技術として広く使用されているＬＯＣＯＳ
法により形成されたフィールド酸化膜に囲まれていない
ために、微細化に課題があり且つ少なからず発生するバ
ーズビークで拡散抵抗素子へ影響を及ぼすことがない。
従って、ゲート電極材料層のエッチング加工限界まで幅
の狭い不純物拡散層が制御性良く形成可能となることか
ら、より微細で安定した抵抗値を持つ抵抗素子を形成で
きる。この際、抵抗素子の形成工程は、同一基板上に存
在するＭＩＳ型トランジスタの形成工程を利用している
ので、抵抗素子の形成に関わる工程増はない。

【００２５】更に、この発明の半導体装置の製造方法
は、半導体基板上に拡散抵抗素子の形成予定領域及びＭ
ＩＳ型トランジスタの形成予定領域を囲むように素子分
離用の第１の絶縁膜を形成する工程と、前記拡散抵抗素
子の形成予定領域及び前記ＭＩＳ型トランジスタの形成
予定領域の半導体基板上にそれぞれ第２の絶縁膜を形成
する工程と、前記拡散抵抗素子の形成予定領域及び前記
ＭＩＳ型トランジスタの形成予定領域上に設けた前記第
２の絶縁膜上にそれぞれ、前記ＭＩＳ型トランジスタの
ゲート電極を形成するためのゲート電極材料層を形成す
る工程と、前記ゲート電極材料層をエッチング加工し、
前記ＭＩＳ型トランジスタのゲート電極として働く第１
のパターン部と、前記拡散抵抗素子の形成予定領域と素
子分離領域との境界領域上を実質的に全て覆い、且つ前
記拡散抵抗素子の平面パターンに対応する開口部を有す
る第２のパターン部を形成する工程と、前記エッチング
加工されたゲート電極材料層における少なくとも前記第
２のパターン部をマスクにして、前記半導体基板中に、
セルフアラインで拡散抵抗素子を形成するための不純物
を導入する工程と、前記エッチング加工されたゲート電
極材料層が形成された半導体基板面上にサイドウォール
材を堆積する工程と、前記サイドウォール材をエッチン
グ加工することで、前記第１のパターン部のゲート電極
材料層の側壁にサイドウォールを形成するとともに、前
記第２のパターン部における前記ゲート電極材料層の開
口部内に前記サイドウォール材を埋め込む工程とを具備
することを特徴としている。

【００２６】上記のような製造方法であっても、抵抗素
子として機能する不純物拡散層は、ゲート電極材料層の
第２のパターン部によって周囲を全て囲まれた構造にな
り、素子分離技術として広く使用されているＬＯＣＯＳ
法により形成されたフィールド酸化膜に囲まれていない
ために、微細化に課題があり且つ少なからず発生するバ
ーズビークで拡散抵抗素子へ影響を及ぼすことがない。
従って、ゲート電極材料層のエッチング加工限界まで幅
の狭い不純物拡散層が制御性良く形成可能となることか
ら、より微細で安定した抵抗値を持つ抵抗素子を形成で
きる。この際、抵抗素子の形成工程は、同一基板上に存
在するサイドウォールを有するＭＩＳ型トランジスタ
（サイドウォール型トランジスタ）の形成工程を利用し
ているので、抵抗素子の形成に関わる工程増はない。

【００２７】この発明の半導体装置の製造方法は、半導
体基板上に拡散抵抗素子の形成予定領域及びＭＩＳ型ト
ランジスタの形成予定領域を囲むように素子分離用の第
１の絶縁膜を形成する工程と、前記拡散抵抗素子の形成
予定領域及び前記ＭＩＳ型トランジスタの形成予定領域
の半導体基板上にそれぞれ第２の絶縁膜を形成する工程
と、前記拡散抵抗素子の形成予定領域及び前記ＭＩＳ型
トランジスタの形成予定領域上に設けた前記第２の絶縁
膜上にそれぞれ、前記ＭＩＳ型トランジスタのゲート電
極を形成するためのゲート電極材料層を形成する工程
と、前記ゲート電極材料層をエッチング加工し、前記Ｍ
ＩＳ型トランジスタのゲート電極として働く第１のパタ
ーン部と、前記拡散抵抗素子の形成予定領域と素子分離
領域との境界領域上を実質的に全て覆い、且つ前記拡散
抵抗素子の平面パターンに対応する開口部を有する第２
のパターン部を形成する工程と、前記エッチング加工さ
れたゲート電極材料層における少なくとも前記第２のパ
ターン部をマスクにして、前記半導体基板中に、セルフ
アラインで拡散抵抗素子を形成するための不純物を導入
する工程と、前記エッチング加工されたゲート電極材料
層が形成された半導体基板面上にサイドウォール材を堆
積する工程と、前記サイドウォール材をエッチング加工
することで、前記第１のパターン部のゲート電極材料層
の側壁にサイドウォールを形成するとともに、前記第２
のパターン部における前記ゲート電極材料層の開口部内
に前記サイドウォール材を埋め込む工程と、前記サイド
ウォール材及び前記第２のパターン部のゲート電極材料
層をマスクにして、セルフアラインで前記拡散抵抗素子
のコンタクト形成予定領域の直下の半導体基板中に不純
物を導入する工程とを具備することを特徴としている。

【００２８】前記不純物拡散層は、金属配線層と電気的
に導通させるために、コンタクトホールの直下の不純物
濃度をある程度高濃度にすることが望まれる。この場
合、抵抗値を決める領域のみを低濃度の不純物拡散層と
し、コンタクト形成領域のみを高濃度の不純物拡散層と
する工程が必要となる。上記製造方法にあっては、コン
タクト形成予定領域に不純物を高濃度に導入する際、抵
抗素子として機能する不純物拡散層上に設けたサイドウ
ォール材がマスクとして機能することから、コンタクト
形成予定領域の不純物濃度をセルフアラインで選択的に
高めることができる。従って、マスク合わせずれによ
り、抵抗素子として機能する低濃度領域が影響されない
ことから、より精度良く所望の抵抗値が得られることに
なる。なお、前記抵抗素子を構成する工程は、全て前記
抵抗素子と同一基板上に存在するＭＩＳ型トランジスタ
の製造工程を利用して形成可能であることから、抵抗素
子の形成に関わる工程増はない。

【００２９】また、この発明の半導体装置の製造方法
は、半導体基板上に拡散抵抗素子の形成予定領域及びＭ
ＩＳ型トランジスタの形成予定領域を囲むように素子分
離用の第１の絶縁膜を形成する工程と、前記拡散抵抗素
子の形成予定領域及び前記ＭＩＳ型トランジスタの形成
予定領域の半導体基板上にそれぞれ第２の絶縁膜を形成
する工程と、前記拡散抵抗素子の形成予定領域及び前記
ＭＩＳ型トランジスタの形成予定領域上に設けた第２の
絶縁膜上にそれぞれ、前記ＭＩＳ型トランジスタのゲー
ト電極を形成するためのゲート電極材料層を形成する工
程と、前記ゲート電極材料層をエッチング加工し、前記
ＭＩＳ型トランジスタのゲート電極として働く第１のパ
ターン部と、前記拡散抵抗素子の形成予定領域と素子分
離領域との境界領域上を実質的に全て覆い、且つ前記拡
散抵抗素子の平面パターンに対応する開口部を有する第
２のパターン部を形成する工程と、前記エッチング加工
されたゲート電極材料層における少なくとも前記第２の
パターン部をマスクにして、前記半導体基板中に、セル
フアラインで拡散抵抗素子を形成するための不純物を導
入する工程と、前記エッチング加工されたゲート電極材
料層が形成された半導体基板面上にサイドウォール材を
堆積する工程と、前記サイドウォール材をエッチング加
工することで、前記第１のパターン部のゲート電極材料
層の側壁にサイドウォールを形成するとともに、前記第
２のパターン部における前記ゲート電極材料層の開口部
内に前記サイドウォール材を埋め込む工程と、高融点金
属を堆積し、前記サイドウォール材がエッチング除去さ
れて露出した前記半導体基板と前記堆積した高融点金属
とを選択的にシリサイド反応させることでシリサイド膜
を形成する工程とを具備することを特徴としている。

【００３０】上記製造方法では、抵抗素子の形成領域上
に埋め込まれたサイドウォールを、シリサイド形成のブ
ロック材として利用している。半導体装置の高速動作を
図るためには、金属配線層にはより低抵抗値のものが望
まれ、不純物拡散層上に高融点金属を貼り付け、シリコ
ン基板と反応させるサリサイド技術を用いることがあ
る。周知のようにサリサイド技術では、サイドウォール
材の形成後に、Ｔｉ等の高融点金属を堆積させ、熱処理
を加えることでサイドウォール材等のシリコン酸化膜を
マスクにして選択的にシリコン基板及びゲート電極材料
層であるポリシリコンとの反応でシリサイド膜を形成す
る手順を踏むが、抵抗素子として機能する不純物拡散層
上にサリサイド膜が形成されると格段に抵抗値が落ち込
み、もはや抵抗素子としては機能しない。しかし、上述
した製造方法では、抵抗素子の形成予定領域上に選択的
に埋め込まれたサイドウォール材がシリサイド膜形成の
ブロック材となるので、前記抵抗素子上にシリサイド膜
が形成されて低抵抗値化されることはない。一方、前記
抵抗素子への金属配線の形成のためのコンタクトホール
直下は、必要に応じサイドウォール材で埋め込まず、シ
リサイド膜を選択的に形成してコンタクト抵抗を大幅に
低減することもできる。言い換えると、抵抗素子として
機能する領域は、拡散抵抗素子分だけを考慮すれば良
く、コンタクト部の抵抗値（コンタクト抵抗）はシリサ
イド化されることで充分に低抵抗値化されるために、よ
り精度良く所望の抵抗値に制御することができる。この
ように、セルフアラインで選択的に抵抗素子部のシリサ
イド化を防止でき、同一基板上に存在する低抵抗値が望
まれる不純物拡散層及びゲート電極配線層のみに対して
サリサイド構造を取ることができる。なお、前記抵抗素
子を形成する工程は、全て前記抵抗素子と同一基板上に
存在するＭＩＳ型トランジスタを形成する工程を利用で
きるので、抵抗素子の形成に関わる工程増はない。

【００３１】また、上記各製造方法において、次のよう
な特徴を備えている。

【００３２】前記第２のパターン部における少なくとも
一部の開口部の幅は、前記サイドウォール材の堆積膜厚
の２倍より狭いことを特徴とする。

【００３３】抵抗素子として機能する不純物拡散層を挟
み込むように位置するゲート電極材料層の間隔を、同一
基板上に存在するＭＩＳ型トランジスタのサイドウォー
ル材の堆積膜厚のおよそ２倍より小さいことをめどに設
定することで、ＭＩＳ型トランジスタのサイドウォール
の形成時に、抵抗素子として機能する不純物拡散層上に
サイドウォール材が例えばシリサイド形成の際のブロッ
ク材として埋め込まれる。この際、抵抗素子への配線の
ために設けるコンタクトホールの形成領域では、前記抵
抗素子として機能する不純物拡散層を取り囲む前記同一
基板上に存在するＭＩＳ型トランジスタのゲート電極材
料層と前記コンタクトホール形成予定領域との間に合わ
せ余裕を設けておけば、前記コンタクトホール形成予定
領域にはサイドウォール材が埋め込まれない。これによ
って、コンタクト形成予定領域については、不純物濃度
をセルフアラインで容易に選択的に高めることができ、
且つシリサイド膜を選択的に形成することも可能とな
る。

【００３４】更に、上記各製造方法において、次のよう
な特徴を備えている。

【００３５】前記不純物は、前記エッチング加工された
ゲート電極材料層における少なくとも前記第１のパター
ン部をマスクにして、前記ＭＩＳ型トランジスタの形成
予定領域の前記半導体基板中にも、セルフアラインで導
入されることを特徴とする。

【００３６】上記のように、ＭＩＳ型トランジスタのソ
ース及びドレイン領域の形成工程を利用して拡散抵抗素
子を形成すれば、抵抗素子の形成に関わる工程増はな
い。

【００３７】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。

【００３８】ここでは、書き込み電圧、消去電圧及び読
み出し電圧といった様々な電源電圧をコントロールする
ために、高抵抗値の抵抗素子（拡散抵抗素子）が必要な
フラッシュ型ＥＥＰＲＯＭの周辺回路に適用する場合を
例にとって説明する。 ［第１の実施の形態］図１（ａ），（ｂ）乃至図３
（ａ），（ｂ）はそれぞれ、この発明の第１の実施の形
態に係る半導体装置の製造工程について説明するための
もので、フラッシュ型ＥＥＰＲＯＭの製造工程を利用し
て高抵抗値の抵抗素子（拡散抵抗素子）を形成する工程
を順次示している。

【００３９】まず、図１（ａ），（ｂ）に示す如く、Ｐ
型シリコン基板（半導体基板）５１上に、ＬＯＣＯＳ法
により、抵抗素子の形成予定領域５０を取り囲むよう
に、厚さが６００ｎｍ程度のフィールド酸化膜５２を形
成する。続いて、９５０℃のドライ雰囲気中で基板５１
の表面を酸化して、厚さが２０ｎｍ程度の酸化膜５３を
形成する。この酸化膜５３は、基板５１上に形成される
ＭＩＳ型トランジスタのゲート酸化膜の形成工程を用い
て形成する。続いて、基板５１中に上記酸化膜５３を介
してボロンイオンを加速エネルギー６０ＫｅＶ、ドーズ
量３×１０¹²／ｃｍ²の条件でイオン注入する。このイ
オン注入の条件は、同一基板５１上に存在するＭＩＳ型
トランジスタのチャネル制御に用いられるイオン注入と
同じ条件とする。従って、抵抗素子を形成するための専
用のイオン注入工程は不要である。

【００４０】次に、ＬＰＣＶＤ法により、上記フィール
ド酸化膜５２及び酸化膜５３上の全面に厚さ４００ｎｍ
程度のポリシリコン膜を堆積形成する。この工程には、
ＭＩＳ型トランジスタのゲート電極を構成するゲート電
極材料層（ゲート電極配線）の形成工程を利用する。上
記ポリシリコン膜には、堆積工程において不純物として
燐が添加される。上記ポリシリコン膜をエッチング加工
することで、基板５１上にＭＩＳ型トランジスタのゲー
ト電極配線のパターンと同時に、抵抗素子を取り囲むポ
リシリコン膜（ゲート電極材料層）５４が形成される
（図２（ａ），（ｂ）参照）。上記ポリシリコン膜５４
は、枠状の部分５４ａと櫛状の部分５４ｂ，５４ｃを有
するパターンになっている。枠状の部分５４ａは、抵抗
素子の形成予定領域５０の周囲に沿って、上記フィール
ド酸化膜５２のエッジ部と後の工程で形成される不純物
拡散層（拡散抵抗素子）との間の領域上を全て覆ってい
る。櫛状の部分５４ｂ，５４ｃは、抵抗素子となる不純
物拡散層が幾重にも折り返したパターンとなるように、
枠状の部分５４ａの対向する２辺からそれぞれ内側に向
かって交互に延びている。換言すれば、ポリシリコン膜
５４は、抵抗素子となる不純物拡散層とフィールド酸化
膜（素子分離領域）５２との間の領域上を全て覆い、且
つ不純物拡散層に対応する屈曲した平面パターンの開口
部を有している。

【００４１】次に、上記ＭＩＳ型トランジスタのゲート
電極配線及び上記ポリシリコン膜５４（５４ａ，５４
ｂ，５４ｃ）をマスクにして、セルフアラインでシリコ
ン基板５１中に燐イオンを加速エネルギー６０ＫｅＶ、
ドーズ量３×１０¹³／ｃｍ ²の条件でイオン注入する
（図２（ｂ））。この際、上記シリコン基板５１に導入
する燐イオンは、この基板５１上に存在するＭＩＳ型ト
ランジスタを構成するＬＤＤ拡散層を形成するための不
純物の導入工程と同じ条件とすることで、抵抗素子とな
る不純物拡散層を形成する工程とＭＩＳ型トランジスタ
の形成工程を同時にでき、製造工程の増加を抑制でき
る。

【００４２】次に、上記抵抗素子と金属配線とを接続す
るために用いるコンタクトホール５９−１，５９−２，
５９−３の形成予定領域、及びこの基板５１上に存在す
るＮ型不純物拡散層（配線層）の形成予定領域を少なく
とも開口したレジストパターンを用いて、上記シリコン
基板５１中に砒素イオンを加速エネルギー６０ＫｅＶ、
ドーズ量５×１０¹⁵／ｃｍ²の条件でイオン注入する。
この際、上記基板５１に導入する砒素イオンは、この基
板５１上に存在するＭＩＳ型トランジスタのソース及び
ドレイン領域を含むＮ型不純物拡散層の形成のための不
純物と同じ条件で注入し、ＭＩＳ型トランジスタの一部
と同時に形成することで抵抗素子の形成による製造工程
数の増加を防止できる。

【００４３】その後、９５０℃のドライＯ2雰囲気中で
３０分程度の熱工程を加えることでポリシリコン膜５４
（５４ａ，５４ｂ，５４ｃ）の表面に後酸化膜５５，５
５，…を形成するとともに、上記シリコン基板５１中に
イオン注入した不純物（燐及び砒素）を活性化する。こ
れによって、抵抗素子となるＮ^-型不純物拡散層５６が
形成されるとともに、この抵抗素子の電極配線のための
コンタクトホール５９−１，５９−２，５９−３の形成
予定領域下にはそれぞれ、Ｎ⁺型不純物拡散層５７−
１，５７−２，５７−３が形成される。

【００４４】次に、パッシベーション膜６０となるＢＰ
ＳＧを、ＣＶＤ法により厚さ１．４μｍ程度堆積形成し
た後、ＣＭＰ技術を用いてこのＢＰＳＧを平坦化する。
その後、上記パッシベーション膜６０にコンタクトホー
ル５９−１，５９−２，５９−３を形成し、Ａｌ等の金
属を蒸着してパターニングすることにより金属配線（Ａ
ｌ配線）６１−１，６１−２，６１−３を形成する。

【００４５】このようにして形成された抵抗素子として
の不純物拡散層５６の周囲には、抵抗値のばらつきに繋
がるフィールド酸化膜５２のエッジが存在せず、微細加
工を施したゲート電極材料層をマスクに用いてセルフア
ラインで形成できる。従って、バーズビークの発生によ
り素子分離幅の縮小に限界があるＬＯＣＯＳ法で形成し
たフィールド酸化膜をイオン注入のマスクに用いる、図
１２（ａ），（ｂ）に示した従来の構造と比べて精度良
く、しかも大幅に微細化することが可能となる。また、
不純物拡散層５６の周囲にフィールド酸化膜のエッジが
全く存在しないために、図１４に示した抵抗素子と比べ
ても精度良く所望の高い抵抗値が得られる。

【００４６】なお、上述した第１の実施の形態では、金
属配線６１−１，６１−２，６１−３の断線不良の発生
防止と、微細化加工に必須な下地段差部の低減のため
に、ＣＭＰ法を採用している。一般に、このＣＭＰ法で
は、グローバル段差を平坦化させることは困難とされて
いる。これは、下地パターンの粗密により研磨速度が異
なり、ディッシング（ｄｉｓｉｎｇ）やシンニング（ｔ
ｈｉｎｎｉｎｇ）が発生するためである。しかし、この
第１の実施の形態では、基板５１の表面に形成されてい
るポリシリコン膜５４（５４ａ，５４ｂ，５４ｃ）がＣ
ＭＰ技術適用時にグローバル段差を低減するので、Ａｌ
配線を微細化してチップサイズの削減が図れる。

【００４７】一方、従来例として図１２（ａ），（ｂ）
に示した例では、図１２（ｂ）を見ると分かるように、
フィールド酸化膜２２，２２’によって段差が生じてお
り、また、抵抗素子の形成領域の下地パターンは粗く、
これに比べてＭＩＳ型トランジスタの形成領域の下地パ
ターンは高密度になる。このため、グローバル段差が激
しく、ＣＭＰ技術を適用してもディッシングやシンニン
グの発生が避けられない。 ［第２の実施の形態］図４は、この発明の第２の実施の
形態に係る半導体装置及びその製造方法について説明す
るためのものである。基本的な構造と製造工程は、上記
第１の実施の形態と同様であるので、同一構成部には同
じ符号を付してその詳細な説明は省略する。この第２の
実施の形態では、ポリシリコン膜５４’及び抵抗素子と
なる不純物拡散層５６’のパターンが上述した第１の実
施の形態とは異なっている。すなわち、第２の実施の形
態では、より一層グローバル段差を低減させるために、
不純物拡散層５６’がより曲がりくねったパターンにな
るようにポリシリコン膜５４’を形成している。そし
て、このポリシリコン膜５４’をマスクにしてシリコン
基板５１中に不純物をイオン注入し、抵抗素子として働
く不純物拡散層５６’を形成する。

【００４８】上記のような複雑なパターンを有するポリ
シリコン膜５４’は、このポリシリコン膜５４’上に設
けるＢＰＳＧ膜６０下のグローバル段差を吸収する効果
が絶大であり、ディッシングやシンニングの発生を全く
気にすることなくＢＰＳＧ膜６０をＣＭＰ技術で研磨し
て平坦化することが可能となる。従って、より高抵抗値
で大規模な抵抗素子が必要なときに有効である。 ［第３の実施の形態］上記第１の実施の形態では、抵抗
素子と同一のシリコン基板上に、レジストマスクを用い
てＮ⁺型不純物拡散層を形成するためのイオン注入を施
すＭＩＳ型トランジスタを形成する場合を例にとって説
明したが、この第３の実施の形態は、より微細なＬＤＤ
拡散層を形成するために、サイドウォールを形成したゲ
ート電極をマスクにしてＮ⁺型不純物拡散層を形成する
サイドウォール型トランジスタが設けられている場合に
適用したものである。このようなサイドウォール型トラ
ンジスタの製造工程の一部を利用した、高抵抗値の抵抗
素子の製造工程を図５（ａ），（ｂ）乃至図１０
（ａ），（ｂ）を用いて詳しく説明する。図５（ａ）は
パターン平面図、図５（ｂ）は図５（ａ）に示したパタ
ーンの５ｂ−５ｂ線に沿った断面図である。また、図６
（ａ）〜図１０（ａ）はそれぞれ上記図５（ａ）に示し
たパターンの５ｂ−５ｂ線に沿った断面を製造工程順に
示しており、図６（ｂ）〜図１０（ｂ）はそれぞれ上記
図５（ａ）に示したパターンの６ｂ−６ｂ線に沿った断
面を製造工程順に示している。

【００４９】まず、図５（ａ），（ｂ）に示すように、
第１の実施の形態と同様の工程を経て、Ｐ型シリコン基
板７１上に、抵抗素子の形成予定領域７０を取り囲むよ
うにフィールド酸化膜７２を形成し、このＰ型シリコン
基板７１の上にゲート酸化膜７３を形成する。続いて、
ポリシリコン膜を形成してパターニングし、抵抗素子と
なる不純物拡散層を形成するための屈曲した平面パター
ンの開口部を形成する。そして、基板７１中に上記パタ
ーニングしたポリシリコン膜７４をマスクにして燐イオ
ンをイオン注入する。ここまでは上述した第１の実施の
形態と同様な工程である。

【００５０】続いて、図６（ａ），（ｂ）に示すよう
に、ＣＶＤ法により全面に厚さｄが４００ｎｍ程度のサ
イドウォール材（シリコン酸化膜）７５を形成する。こ
こで、抵抗素子を挟み込むポリシリコン膜７４の間隔ｆ
は４００ｎｍ、抵抗素子の電極配線のためのコンタクト
ホール形成予定領域におけるポリシリコンの間隔ｅは
１．５μｍに設定している。

【００５１】その後、周知のエッチング技術を用いて、
上記サイドウォール材７５をエッチバックすることで、
サイドウォール材７５を抵抗素子として機能する不純物
拡散層を挟み込むように設けたポリシリコン膜７４間に
埋め込む。前述したサイドウォール材７５の堆積膜厚ｄ
と、抵抗素子を挟み込むポリシリコン膜７４の間隔ｆの
関係は、２ｄ（８００ｎｍ）＞ｆ（４００ｎｍ）の関係
が成り立つために、抵抗素子を挟み込むポリシリコン膜
７４の間にサイドウォール材７５’，７５’，…が埋め
込まれる。一方、上記抵抗素子の電極配線のためのコン
タクトホール形成予定領域におけるポリシリコン膜７４
の間隔ｅは、１．５μｍと充分に広く設定されているた
めに、サイドウォール材７５’，７５’，…がポリシリ
コン膜７４の側壁に残留し、シリコン基板７１の表面に
は残留しないのでＰ型シリコン基板７１の一部が露出す
ることになる。これによって、図７（ａ），（ｂ）に示
すような構造が得られる。

【００５２】次に、上記サイドウォール材７５及び上記
ポリシリコン膜７４をマスクにして、シリコン基板７１
中に砒素イオンを加速エネルギー６０ＫｅＶ、ドーズ量
５×１０¹⁵／ｃｍ²の条件でイオン打ち込みする。

【００５３】このような製造方法では、前述の第１の実
施の形態と比べて、抵抗素子の形成と電極配線のために
必須なコンタクト直下への不純物導入（Ａｓイオン）に
際して、マスクとして用いるフォトレジストパターンが
不要になり、セルフアラインで導入できる。従って、マ
スク合わせ精度に起因する抵抗値のばらつきは何等考慮
する必要はない。

【００５４】以降の工程として、この第３の実施の形態
では、半導体装置の高速動作に必須である配線抵抗の低
減のためのサリサイド技術を採用した例を示す。図８
（ａ），（ｂ）に示すように、サイドウォール材７５’
及びこのサイドウォール材７５’のエッチバックにより
露出した上記ポリシリコン膜７４、Ｐ型シリコン基板７
１、及びフィールド酸化膜７２上に、スパッタリング法
により厚さ１００ｎｍの高融点金属膜、例えばＴｉ膜７
６を堆積形成する。続いて、７００℃のＮ2雰囲気中で
１０分間程度の熱工程を経て、上記サイドウォール材７
５’のエッチバックにより露出した上記ポリシリコン膜
７４、及び上記Ｐ型シリコン基板７１上にはそれぞれＴ
ｉシリサイド膜７６’，７６’，…が形成される。一
方、フィールド酸化膜７２及びサイドウォール材７５’
はシリコン酸化膜であり、シリサイド化反応は生じな
い。しかもこのとき、本発明に係る抵抗素子として機能
する領域ではＰ型シリコン基板７１が露出していないた
め、シリサイド膜は形成されず、抵抗素子が低抵抗化さ
れることはない。その後、シリサイド化されていないＴ
ｉ膜７６を、例えば硫酸と過酸化水素水の混合溶液を使
用して選択的に除去した後、第１の実施の形態と同様な
工程を経て、パッシベーション膜としてＢＰＳＧ膜７７
を形成し、平坦化させた後コンタクトホール７８−１，
７８−２を形成し、Ａｌ配線７９−１，７９−２をそれ
ぞれ形成する。

【００５５】このように、半導体素子の微細化に必須な
サイドウォール形成プロセス及び高速化動作に必須なサ
リサイド技術との整合性がとれ、何等工程増なく、精度
良く所望の高抵抗値の抵抗素子が形成できる。 ［第４の実施の形態］上述した第１乃至第３の実施の形
態では、素子分離領域としてＬＯＣＯＳ法で形成したフ
ィールド酸化膜を用いる場合を例に取って説明したが、
ＳＴＩ構造の素子分離構造を用いる場合にも適用可能で
ある。ＳＴＩ構造では、バーズビークは発生しないの
で、基本的にはＬＯＣＯＳ法を用いることに起因して発
生する問題はないが、長年使用され且つ改良されてきた
ＬＯＣＯＳ法に比べて歴史の浅いＳＴＩ構造は、必ずし
もプロセスの安定性や制御性が高いとはいえない。よっ
て、この発明を適用することにより、所望の高抵抗な抵
抗素子を制御性良く且つ微細なパターンで形成でき、チ
ップ面積を削減して製造コストを低減できる。

【００５６】なお、上述した第１乃至第４の実施の形態
において、抵抗素子としての不純物拡散層がソースまた
はドレイン領域、不純物導入のマスクとして用いたポリ
シリコン膜がゲート電極、このポリシリコン膜と基板間
の酸化膜がゲート絶縁膜として働くＭＩＳ型トランジス
タ構造を有しているので、ゲート電極に相当するポリシ
リコン膜に逆バイアスを印加すれば素子分離能力を高め
ることができ、順バイアスを印加すればＭＩＳ型トラン
ジスタをオンして抵抗値を下げることが可能となる。更
に、ゲート電極に相当するポリシリコン膜を接地すれ
ば、ＭＩＳ型トランジスタとして働かないようにでき
る。

【００５７】以上示してきた実施の形態により、この発
明の目的である所望の高抵抗な抵抗素子を制御性良く且
つ微細なパターンで形成することができ、チップ面積を
削減するとともに、この発明を適用するための製造工程
の増加もなく、製造コストを低減できる。しかも、高速
化に必須なサリサイド技術も容易に展開できる。

【００５８】これに加え、抵抗素子を取り囲むゲート電
極材は、ＣＭＰ技術導入の際に課題となるグローバル段
差を吸収するものとして作用するので、高信頼性を確保
しながら上層配線の微細加工が可能となる。

【００５９】

【発明の効果】以上説明したように、この発明によれ
ば、所望の高抵抗な抵抗素子を制御性良く且つ微細なパ
ターンで形成でき、チップ面積を削減して製造コストを
低減できる半導体装置及びその製造方法が得られる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る半導体装置
及びその製造方法について説明するためのもので、第１
の製造工程を示しており、（ａ）図はパターン平面図、
（ｂ）図は（ａ）図の１ｂ−１ｂ線に沿った断面図。

【図２】この発明の第１の実施の形態に係る半導体装置
及びその製造方法について説明するためのもので、第２
の製造工程を示しており、（ａ）図はパターン平面図、
（ｂ）図は（ａ）図の２ｂ−２ｂ線に沿った断面図。

【図３】この発明の第１の実施の形態に係る半導体装置
及びその製造方法について説明するためのもので、第３
の製造工程を示しており、（ａ）図はパターン平面図、
（ｂ）図は（ａ）図の３ｂ−３ｂ線に沿った断面図。

【図４】この発明の第２の実施の形態に係る半導体装置
及びその製造方法について説明するためのパターン平面
図。

【図５】この発明の第３の実施の形態に係る半導体装置
及びその製造方法について説明するためのもので、
（ａ）図はパターン平面図、（ｂ）図は（ａ）図に示し
たパターンにおける５ｂ−５ｂ線に沿った第１の製造工
程の断面図。

【図６】この発明の第３の実施の形態に係る半導体装置
及びその製造方法について説明するためのもので、
（ａ）図は図５（ａ）に示したパターンにおける５ｂ−
５ｂ線に沿った第２の製造工程の断面図、（ｂ）図は図
５（ａ）に示したパターンにおける６ｂ−６ｂ線に沿っ
た第２の製造工程の断面図。

【図７】この発明の第３の実施の形態に係る半導体装置
及びその製造方法について説明するためのもので、
（ａ）図は図５（ａ）に示したパターンにおける５ｂ−
５ｂ線に沿った第３の製造工程の断面図、（ｂ）図は図
５（ａ）に示したパターンにおける６ｂ−６ｂ線に沿っ
た第３の製造工程の断面図。

【図８】この発明の第３の実施の形態に係る半導体装置
及びその製造方法について説明するためのもので、
（ａ）図は図５（ａ）に示したパターンにおける５ｂ−
５ｂ線に沿った第４の製造工程の断面図、（ｂ）図は図
５（ａ）に示したパターンにおける６ｂ−６ｂ線に沿っ
た第４の製造工程の断面図。

【図９】この発明の第３の実施の形態に係る半導体装置
及びその製造方法について説明するためのもので、
（ａ）図は図５（ａ）に示したパターンにおける５ｂ−
５ｂ線に沿った第５の製造工程の断面図、（ｂ）図は図
５（ａ）に示したパターンにおける６ｂ−６ｂ線に沿っ
た第５の製造工程の断面図。

【図１０】この発明の第３の実施の形態に係る半導体装
置及びその製造方法について説明するためのもので、
（ａ）図は図５（ａ）に示したパターンにおける５ｂ−
５ｂ線に沿った第６の製造工程の断面図、（ｂ）図は図
５（ａ）に示したパターンにおける６ｂ−６ｂ線に沿っ
た第６の製造工程の断面図。

【図１１】従来の半導体装置について説明するためのも
ので、電源抵抗分割方式の内部電源電圧生成回路を示す
回路図。

【図１２】従来の半導体装置及びその製造方法について
説明するためのもので、拡散抵抗素子の一例を示してお
り、（ａ）図はパターン平面図、（ｂ）図は（ａ）図の
１２ｂ−１２ｂ線に沿った断面図。

【図１３】従来の半導体装置及びその製造方法について
説明するためのもので、拡散抵抗素子の他の例を示して
おり、（ａ）図はパターン平面図、（ｂ）図は（ａ）図
の１３ｂ−１３ｂ線に沿った断面図。

【図１４】従来の半導体装置及びその製造方法について
説明するためのもので、拡散抵抗素子の更に他の例を示
すパターン平面図。

【符号の説明】

５０，７０…抵抗素子の形成予定領域、５１，７１…Ｐ
型シリコン基板（半導体基板）、５２，１７２…フィー
ルド酸化膜（素子分離領域）、５３，１７３…酸化膜、
５４，７４…ポリシリコン膜（ゲート電極材料層）、５
５…後酸化膜、５６…Ｎ^-型不純物拡散層（拡散抵抗素
子）、５７−１，５７−２，５７−３…Ｎ⁺型不純物拡
散層、５９−１，５９−２，５９−３…コンタクトホー
ル、６０…パッシベーション膜、６１−１，６１−２，
６１−３…金属配線（Ａｌ配線）、７５，７５’…サイ
ドウォール材（シリコン酸化膜）、７６…Ｔｉ膜、７
６’…Ｔｉシリサイド膜、７７…ＢＰＳＧ膜（パッシベ
ーション膜）、７８−１，７８−２…コンタクトホー
ル、７９−１，７９−２…Ａｌ配線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） // Ｈ０１Ｌ 21/8247 29/788 29/792 Ｆターム(参考） 5F001 AD02 AD17 AD62 AE04 AG07 AG17 AG30 AG40 5F038 AR03 AR12 AR16 BB04 BB05 CD18 CD19 DF05 EZ01 EZ13 EZ17 EZ18 EZ20 5F048 AA00 AA01 AB01 AC10 BA01 BB06 BC06 BF02 BF06 BF07 BG12 DA01 DA25 5F083 EP36 EP63 GA09 GA30 KA15 NA02 PR09 PR29 PR57 ZA08

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に拡散抵抗素子及びＭＩＳ
   型トランジスタを有し、前記拡散抵抗素子は前記ＭＩＳ
   型トランジスタのゲート電極を構成するゲート電極材料
   層によって囲まれた領域内に形成されることを特徴とす
   る半導体装置。
2. 【請求項２】 前記ゲート電極材料層は、屈曲した平面
   パターンの開口部を有し、この開口部内の前記半導体基
   板中に前記拡散抵抗素子が形成されることを特徴とする
   請求項１に記載の半導体装置。
3. 【請求項３】 前記開口部の少なくとも一部は、同一半
   導体基板上に形成されたＭＩＳ型トランジスタのゲート
   電極に形成されたサイドウォールの幅の２倍以下の幅に
   設定され、前記サイドウォールを構成するサイドウォー
   ル材で埋め込まれていることを特徴とする請求項１また
   は２に記載の半導体装置。
4. 【請求項４】 半導体基板上に拡散抵抗素子の形成予定
   領域及びＭＩＳ型トランジスタの形成予定領域を囲むよ
   うに素子分離用の第１の絶縁膜を形成する工程と、 前記拡散抵抗素子の形成予定領域及び前記ＭＩＳ型トラ
   ンジスタの形成予定領域の半導体基板上にそれぞれ第２
   の絶縁膜を形成する工程と、 前記拡散抵抗素子の形成予定領域及び前記ＭＩＳ型トラ
   ンジスタの形成予定領域上に設けた前記第２の絶縁膜上
   にそれぞれ、前記ＭＩＳ型トランジスタのゲート電極を
   形成するためのゲート電極材料層を形成する工程と、 前記ゲート電極材料層をエッチング加工し、前記ＭＩＳ
   型トランジスタのゲート電極として働く第１のパターン
   部と、前記拡散抵抗素子の形成予定領域と素子分離領域
   との境界領域上を実質的に全て覆い、且つ前記拡散抵抗
   素子の平面パターンに対応する開口部を有する第２のパ
   ターン部を形成する工程と、 前記エッチング加工されたゲート電極材料層における少
   なくとも前記第２のパターン部をマスクにして、前記半
   導体基板中に、セルフアラインで拡散抵抗素子を形成す
   るための不純物を導入する工程とを具備することを特徴
   とする半導体装置の製造方法。
5. 【請求項５】 半導体基板上に拡散抵抗素子の形成予定
   領域及びＭＩＳ型トランジスタの形成予定領域を囲むよ
   うに素子分離用の第１の絶縁膜を形成する工程と、 前記拡散抵抗素子の形成予定領域及び前記ＭＩＳ型トラ
   ンジスタの形成予定領域の半導体基板上にそれぞれ第２
   の絶縁膜を形成する工程と、 前記拡散抵抗素子の形成予定領域及び前記ＭＩＳ型トラ
   ンジスタの形成予定領域上に設けた前記第２の絶縁膜上
   にそれぞれ、前記ＭＩＳ型トランジスタのゲート電極を
   形成するためのゲート電極材料層を形成する工程と、 前記ゲート電極材料層をエッチング加工し、前記ＭＩＳ
   型トランジスタのゲート電極として働く第１のパターン
   部と、前記拡散抵抗素子の形成予定領域と素子分離領域
   との境界領域上を実質的に全て覆い、且つ前記拡散抵抗
   素子の平面パターンに対応する開口部を有する第２のパ
   ターン部を形成する工程と、 前記エッチング加工されたゲート電極材料層における少
   なくとも前記第２のパターン部をマスクにして、前記半
   導体基板中に、セルフアラインで拡散抵抗素子を形成す
   るための不純物を導入する工程と、 前記エッチング加工されたゲート電極材料層が形成され
   た半導体基板面上にサイドウォール材を堆積する工程
   と、 前記サイドウォール材をエッチング加工することで、前
   記第１のパターン部のゲート電極材料層の側壁にサイド
   ウォールを形成するとともに、前記第２のパターン部に
   おける前記ゲート電極材料層の開口部内に前記サイドウ
   ォール材を埋め込む工程とを具備することを特徴とする
   半導体装置の製造方法。
6. 【請求項６】 半導体基板上に拡散抵抗素子の形成予定
   領域及びＭＩＳ型トランジスタの形成予定領域を囲むよ
   うに素子分離用の第１の絶縁膜を形成する工程と、 前記拡散抵抗素子の形成予定領域及び前記ＭＩＳ型トラ
   ンジスタの形成予定領域の半導体基板上にそれぞれ第２
   の絶縁膜を形成する工程と、 前記拡散抵抗素子の形成予定領域及び前記ＭＩＳ型トラ
   ンジスタの形成予定領域上に設けた前記第２の絶縁膜上
   にそれぞれ、前記ＭＩＳ型トランジスタのゲート電極を
   形成するためのゲート電極材料層を形成する工程と、 前記ゲート電極材料層をエッチング加工し、前記ＭＩＳ
   型トランジスタのゲート電極として働く第１のパターン
   部と、前記拡散抵抗素子の形成予定領域と素子分離領域
   との境界領域上を実質的に全て覆い、且つ前記拡散抵抗
   素子の平面パターンに対応する開口部を有する第２のパ
   ターン部を形成する工程と、 前記エッチング加工されたゲート電極材料層における少
   なくとも前記第２のパターン部をマスクにして、前記半
   導体基板中に、セルフアラインで拡散抵抗素子を形成す
   るための不純物を導入する工程と、 前記エッチング加工されたゲート電極材料層が形成され
   た半導体基板面上にサイドウォール材を堆積する工程
   と、 前記サイドウォール材をエッチング加工することで、前
   記第１のパターン部のゲート電極材料層の側壁にサイド
   ウォールを形成するとともに、前記第２のパターン部に
   おける前記ゲート電極材料層の開口部内に前記サイドウ
   ォール材を埋め込む工程と、 前記サイドウォール材及び前記第２のパターン部のゲー
   ト電極材料層をマスクにして、セルフアラインで前記拡
   散抵抗素子のコンタクト形成予定領域の直下の半導体基
   板中に不純物を導入する工程とを具備することを特徴と
   する半導体装置の製造方法。
7. 【請求項７】 半導体基板上に拡散抵抗素子の形成予定
   領域及びＭＩＳ型トランジスタの形成予定領域を囲むよ
   うに素子分離用の第１の絶縁膜を形成する工程と、 前記拡散抵抗素子の形成予定領域及び前記ＭＩＳ型トラ
   ンジスタの形成予定領域の半導体基板上にそれぞれ第２
   の絶縁膜を形成する工程と、 前記拡散抵抗素子の形成予定領域及び前記ＭＩＳ型トラ
   ンジスタの形成予定領域上に設けた第２の絶縁膜上にそ
   れぞれ、前記ＭＩＳ型トランジスタのゲート電極を形成
   するためのゲート電極材料層を形成する工程と、 前記ゲート電極材料層をエッチング加工し、前記ＭＩＳ
   型トランジスタのゲート電極として働く第１のパターン
   部と、前記拡散抵抗素子の形成予定領域と素子分離領域
   との境界領域上を実質的に全て覆い、且つ前記拡散抵抗
   素子の平面パターンに対応する開口部を有する第２のパ
   ターン部を形成する工程と、 前記エッチング加工されたゲート電極材料層における少
   なくとも前記第２のパターン部をマスクにして、前記半
   導体基板中に、セルフアラインで拡散抵抗素子を形成す
   るための不純物を導入する工程と、 前記エッチング加工されたゲート電極材料層が形成され
   た半導体基板面上にサイドウォール材を堆積する工程
   と、 前記サイドウォール材をエッチング加工することで、前
   記第１のパターン部のゲート電極材料層の側壁にサイド
   ウォールを形成するとともに、前記第２のパターン部に
   おける前記ゲート電極材料層の開口部内に前記サイドウ
   ォール材を埋め込む工程と、 高融点金属を堆積し、前記サイドウォール材がエッチン
   グ除去されて露出した前記半導体基板と前記堆積した高
   融点金属とを選択的にシリサイド反応させることでシリ
   サイド膜を形成する工程とを具備することを特徴とする
   半導体装置の製造方法。
8. 【請求項８】 前記第２のパターン部における少なくと
   も一部の開口部の幅は、前記サイドウォール材の堆積膜
   厚の２倍より狭いことを特徴とする請求項５乃至７いず
   れか１つの項に記載の半導体装置の製造方法。
9. 【請求項９】 前記不純物は、前記エッチング加工され
   たゲート電極材料層における少なくとも前記第１のパタ
   ーン部をマスクにして、前記ＭＩＳ型トランジスタの形
   成予定領域の前記半導体基板中にも、セルフアラインで
   導入されることを特徴とする請求項４乃至７いずれか１
   つの項に記載の半導体装置の製造方法。