KR100847089B1 - 반도체장치 및 그 제조 방법 - Google Patents

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사토시 릿타쿠
카즈히로 시미쯔
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미쓰비시덴키 가부시키가이샤
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Abstract

고내압 소자의 고내압 특성을 확보하면서, 고내압 소자와 저내압 소자가 양호한 특성을 가지는 반도체장치를 제공한다. 고내압 소자와 저내압 소자를 가지는 반도체장치는, 고내압 소자가 형성된 고내압 소자영역과, 저내압 소자가 형성된 저내압 소자영역이 규정된 반도체기판과, 고내압 소자영역에 설치된 제1LOCOS 분리구조와, 저내압 소자영역에 설치된 제2LOCOS 분리구조를 포함한다. 제1LOCOS 분리구조는, 반도체기판의 표면에 형성된 LOCOS 산화막과, 그 위에 형성된 CVD산화막으로 이루어지고, 제2LOCOS 분리구조는, LOCOS 산화막으로 이루어진다.
고내압 소자, 저내압 소자, 반도체기판, LOCOS 분리구조

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시예 1에 따른 반도체장치의 단면도이다.
도 2는 본 발명의 실시예 1에 따른 반도체장치의 제조 공정의 단면도이다.
도 3은 본 발명의 실시예 1에 따른 다른 반도체장치의 제조 공정의 단면도이다.
도 4는 본 발명의 실시예 2에 따른 반도체장치의 단면도이다.
도 5는 본 발명의 실시예 2에 따른 반도체장치의 제조 공정의 단면도이다.
도 6은 본 발명의 실시예 3에 따른 반도체장치의 단면도이다.
도 7은 본 발명의 실시예 3에 따른 반도체장치의 제조 공정의 단면도이다.
도 8은 종래의 반도체장치의 단면도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : 실리콘 기판 2 : n+매립 확산층
3 : 에피텍셜층 4 : p-확산영역
5 : n+확산영역 6 : p+확산영역
7 : 폴리실리콘 전극 8 : 알루미늄 전극
9 : 실리콘 산화막(LOCOS 산화막) 10 : 절연막
11 : 보호막 12 : 실리콘 산화막(CVD산화막)
100 : 반도체장치 110 : 고내압 소자영역
120 : 저내압 소자영역
본 발명은, 반도체장치 및 그 제조 방법에 관한 것으로, 특히, 고내압 소자와 저내압 소자를 구비한 고내압 IC등의 반도체장치 및 그 제조 방법에 관한 것이다.
최근, 고내압 IC(HVIC : High Voltage IC)의 진보는 주목받고 있다. 이러한 고내압 IC에서는, 고내압 소자와, 제어회로나 각종 보호 회로 등의 저내압 소자가 동일 칩 위에 형성되어 있다. 고내압 소자로서는, 예를 들면 횡형 MOS트랜지스터 등의 리서프 기술을 사용한 소자가 해당하고, 저내압 소자로서는, CMOS트랜지스터나 바이폴러 트랜지스터가 해당한다.
도 8은, 전체가 500으로 나타내는, 고내압 소자영역(510)과 저내압 소자영역(520)을 포함하는 종래의 반도체장치(고내압 IC)의 단면도이며, 고내압 소자로서 횡형 n-chMOSFET, 저내압 소자로서 CMOS트랜지스터를 사용한 예이다. 반도체장치(500)는, 실리콘으로 이루어지는 p-반도체기판(1)을 포함한다. 반도체기판(1) 위에는, n+매립 확산층(2), n-에피넥셜층(3)이 형성되어 있다. 에피텍셜층(3)안에는, p-확산영역(4), n+확산영역(5), p+확산영역(6)이 형성되고, 에피텍셜층(3) 위에는 폴리실리콘 전극(7), 알루미늄 전극(8)이 형성되어 있다. 에피텍셜층(3) 위에는, 또한 LOCOS법으로 형성되는 실리콘 산화막(9a, 9b)이 형성되어 있다. 저내압 소자영역(520)에 형성된 실리콘 산화막 9b의 막두께는, 고내압 소자영역(510)에 형성된 실리콘 산화막 9a의 막두께보다 충분히 얇게 되어 있다.
[특허문헌 1] 일본국 공개특허 특개소64-77941호
그러나, 반도체장치(500)에서는, 고내압 소자영역(510)과 저내압 소자영역(520)의 제조 공정이 반드시 같지는 않기 때문에, 제조 효율이 나빠지거나, 고내압 소자나 저내압 소자의 특성이 저하한다는 문제가 있었다.
구체적으로는, 반도체장치(500)에 있어서, 고내압 소자영역(510)에서는, 고내압 소자가 안정된 고내압 특성을 가지기 위해서는, 반도체기판(1)의 표면의 전계 강도를 완화할 필요가 있으며, 비교적 두꺼운 실리콘 산화막(LOCOS 산화막)(9a)이 필요했다. 한편, LOCOS 산화막을 두껍게 형성하는 것은, 반도체장치의 미세화, 고집적화에 반해서 칩 사이즈를 증대시킨다. 이 때문에, 저내압 소자영역(520)에서는, 소자간 분리용으로 형성되는 LOCOS 산화막은, 반도체기판(1)의 표면에서 반전 전압을 확보할 수 있으면 충분하여, 가능한 한 LOCOS 산화막의 막두께를 얇게 하는 것이 요구된다. 이와 같이, 반도체장치(500)에서는, 고내압 소자영역(510)과 저내압 소자영역(520)에서 막두께가 다른 실리콘 산화막(LOCOS 산화막)(9a, 9b)이 필요하게 된다.
그러나, 2종류의 실리콘 산화막(LOCOS 산화막)(9a, 9b)을 형성하기 위해서는, 2번의 열산화 공정이 필요하여, 제조 공정이 복잡하게 된다는 문제가 있었다. 또한 두꺼운 LOCOS 산화막을 형성할 경우에는, 고온에서 장시간의 열산화가 필요하여, LOCOS 산화막의 엣지부에 발생하는 응력이 커지는 동시에, 확산층 안의 불순물이 확산하여, 반도체장치의 특성이 열화한다는 문제도 있었다.
그래서, 본 발명은, 고내압 소자영역과 저내압 소자영역을 가지는 반도체장치에 있어서, 고내압 소자의 고내압 특성을 확보하면서, 고내압 소자와 저내압 소자가 양호한 특성을 가지는 반도체장치 및 그 제조 방법의 제공을 목적으로 한다.
본 발명은 고내압 소자와 저내압 소자를 가지는 반도체장치로서, 고내압 소자가 형성된 고내압 소자영역과, 저내압 소자가 형성된 저내압 소자영역이 규정된 반도체기판과, 고내압 소자영역에 설치된 제1LOCOS 분리구조와, 저내압 소자영역에 설치된 제2LOCOS 분리구조를 포함하고, 제1LOCOS 분리구조는, 반도체기판의 표면에 형성된 LOCOS 산화막과, 그 위에 형성된 CVD산화막으로 이루어지고, 제2LOCOS 분리구조는, LOCOS 산화막으로 이루어지는 것을 특징으로 하는 반도체장치이다.
또 본 발명은, 고내압 소자와 저내압 소자를 가지는 반도체장치의 제조 방법으로서, 고내압 소자가 형성되는 고내압 소자영역과, 상기 저내압 소자가 형성되는 저내압 소자영역이 규정된 반도체기판을 준비하는 공정, 고내압 소자영역과 저내압 소자영역에, LOCOS 산화막을 형성하는 공정과, 고내압 소자영역의 LOCOS 산화막 위에 CVD산화막을 형성하고, LOCOS 산화막과 상기 CVD산화막으로 이루어지는 분리 구조를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법이다.
실시예 1
도 1은, 전체가 100으로 나타내는 본 발명의 실시예 1에 따른 반도체장치의 단면도이다. 반도체장치(100)는 횡형 MOS트랜지스터(고내압 소자)가 설치된 고내압 소자영역(110)과, CMOS트랜지스터(저내압 소자)가 설치된 저내압 소자영역(120)을 포함한다.
반도체장치(100)는, p-실리콘 기판(1)을 포함한다. 실리콘 기판(1) 위에는, n+매립 확산층(2), n-에피텍셜층(3)이 형성되어 있다.
고내압 소자영역(110)에서는, 에피텍셜층(3) 안에는, 웰 영역이 되는 p-확산영역(4)이 설치된다. 확산영역(4) 안에 n+확산영역(5)과 p+확산영역(6)이 형성되어 있다. n+확산영역(5)과 p+확산영역(6)은 소스 영역이 된다. 또한 에피텍셜층(3)의 표면에는, LOCOS법으로 형성된 실리콘 산화막 9a가 소자분리용으로 설치된다. 실리 콘 산화막 9a는, 후술하는 저내압 소자영역(120)의 실리콘 산화막 9b와 같은 막두께이다.
실리콘 산화막 9a 위에는, CVD법으로 형성한 실리콘 산화막(CVD산화막)(12)이 설치된다. 에피텍셜층(3) 위에는, 산화막(도시 생략)을 통해, 필드 플레이트(FP)가 되는 폴리실리콘 전극(7)이 형성되어 있다. 폴리실리콘 전극(7) 위에는, 산화 실리콘으로 이루어지는 절연층(10)이 설치되고, 그 위에, 알루미늄 전극(8)이 설치된다. 알루미늄 전극(8)은, n+확산영역(5) 및 p+확산영역(6)에 접속되고, 소스 전극이 된다. 알루미늄 전극(8) 위에는, 질화 실리콘으로 이루어지는 보호막(11)이 설치된다.
반도체장치(100)에서는, 전술한 바와 같이, 실리콘 산화막 9a와 실리콘 산화막 9b는, 대략 같은 막두께가 된다. 또한 실리콘 산화막(9a) 위에 별도 실리콘 산화막(12)을 설치하고, 이들 2개의 산화막의 막두께의 합은, 종래의 반도체장치(500)에서 고내압 소자영역에 제작하고 있었던 LOCOS 산화막의 막두께와 같은 정도 또는 그 이상이 된다.
다음에 반도체장치(100)의 제조 방법에 대해서, 도 2를 참조하면서 설명한다. 반도체장치(100)의 제조 공정의 단면도이며, 도 2중, 도 1과 동일 부호는 동일 또는 상당개소를 나타낸다. 이러한 제조 방법은, 이하의 공정 1∼7을 포함한다.
또한 도 2에 있어서, 좌측에 고내압 소자영역(110), 우측에 저내압 소자영역(120)을 도시한다.
공정 1 : 도 2a에 도시하는 바와 같이, p-실리콘 기판(1) 위에, n+매립 확산층(2)을 형성한다. 계속해서 n-에피텍셜층(3)을 형성한다. 또한 열확산법을 사용하여 p-확산층(4)을 형성한다.
공정 2 : 도 2b에 나타나 있는 바와 같이 패드 산화막(도시 생략)과 질화막(13)을 형성한 후, 사진제판용의 포토레지스트를 도포한다. 또한 포토레지스트의 노광, 현상을 행하여, 레지스트 마스크(14)를 형성한다. 계속해서, 레지스트 마스크(14)를 사용하여 질화막(13)을 패터닝 한다. 패터닝에 의해 노출한 반도체기판(1)의 표면이 LOCOS산화막의 형성 영역이 된다.
공정 3 : 도 2c에 나타나 있는 바와 같이 질화막(13)을 마스크로 사용하여, 실리콘 기판(1)을 선택적으로 산화하고, 실리콘 산화막(LOCOS 산화막)(9a, 9b)을 동시에 형성한다. 실리콘 산화막 9a와 실리콘 산화막 9b는 대략 동일 막두께가 된다.
공정 4 : 도 2d에 나타나 있는 바와 같이, 질화막(13), 패드 산화막(도시하지 않음)을 제거한다. 이 결과 실리콘 산화막(9a, 9b) 주위에 실리콘 기판(1)의 표면이 노출한다.
공정 5 : 도 2e에 나타나 있는 바와 같이, 실리콘 산화막(9a, 9b)을 형성한 실리콘 기판(1)의 표면을 덮도록 실리콘 산화막(CVD 산화막)(12)을 형성한다. 실리콘 산화막(12)은, CVD법을 사용하여 형성한다. 계속해서 도 2와 동일한 공정으로, 사진제판용의 레지스트 마스크(15)를 형성한다. 레지스트 마스크(15)는 실리콘 산 화막 9a의 위쪽인, 실리콘 산화막(12)위에 형성한다.
공정 6 : 도 2f에 나타나 있는 바와 같이, 레지스트 마스크(15)를 사용하여 실리콘 산화막(12)을 패터닝하고, 실리콘 산화막 9a위에 실리콘 산화막(12)을 남긴다. 예를 들면, 실리콘 산화막(LOCOS 산화막)(9a, 9b)의 막두께는, 약 100∼800nm으로 하고, 실리콘 산화막(12)의 막두께는 300∼2000nm으로 한다.
또한 실리콘 산화막(12)의 패터닝은, 습식 에칭을 이용하여 행한다. 실리콘 산화막(12)과 실리콘 산화막(9a, 9b)의 에칭 레이트의 비(실리콘 산화막(12)의 에칭속도/실리콘 산화막(9a, 9b)의 에칭속도)가 2∼3정도가 되는 에칭조건을 사용하여 실리콘 산화막(9a, 9b)의 오버에칭을 방지한다.
공정 7 : 도 2g에 나타나 있는 바와 같이, 산화막을 통해 필드 플레이트가 되는 폴리실리콘 전극(7)을 형성한다. 한편 저내압 소자영역(110)에서는 웰 영역을 형성하는 p-확산층(4)위와, 실리콘 기판(1)위에 형성되어 각각 CMOS트랜지스터를 구성하는 p-chMOS트랜지스터 및 n-chMOS트랜지스터의 게이트 전극이 된다.
계속해서, 열확산법을 사용하여, n+확산영역(5)과 p+확산영역(6)을 선택적으로 형성한 후, 절연층(10), 알루미늄 전극(7), 보호막(11)등을 형성하고, 도 1에 나타내는 반도체장치(100)가 완성된다.
이와 같이, 본 실시예 1에 따른 반도체장치(100)의 제조 방법에서는, LOCOS법으로 형성되는 실리콘 산화막(9a, 9b)의 막두께는 매우 얇기 때문에, LOCOS 산화막의 엣지부에 있어서의 응력의 발생을 방지할 수 있다. 또한 고온으로 유지하는 시간이 짧기 때문에, 확산층안의 불순물의 확산도 방지할 수 있다. 이 결과, 양호한 소자특성을 구비한 반도체장치(100)의 제공이 가능하게 된다.
또한 2종류의 실리콘 산화막(9a, 9b)을 별도의 공정으로 제작할 필요도 없이, 간단한 공정으로, 원하는 막두께의 실리콘 산화막을 형성할 수 있다.
도 3은, 본 실시예 1에 따른 반도체장치(100)의 다른 제조 공정의 단면도이며, 도 3중, 도 1과 동일한 부호는 동일 또는 상당하는 개소를 나타낸다. 이러한 제조 방법은, 이하의 공정을 포함한다
공정 1 : 도 3a에 나타나 있는 바와 같이 상기의 공정 1∼3(도 2a∼도 2c)과 같은 공정에 의해, 질화막(13)을 마스크로 사용한 LOCOS법에 의해 실리콘 산화막(9a, 9b)을 형성한다. 계속해서, 질화막(13), 패드 산화막(도시 생략)을 남긴 채, CVD법에 의해 실리콘 산화막(12)을 형성한다. 또한 사진제판용의 레지스트 마스크(15)를, 실리콘 산화막 9a 위에 있는 실리콘 산화막(12)위에 형성한다. 레지스트 마스크(15)는, 단부에 있어서 질화막(13)과 겹치도록 형성한다.
공정 2 : 도 3b에 나타나 있는 바와 같이 레지스트 마스크(15)를 사용한 습식 에칭에 의해 실리콘 산화막(12)을 패터닝 한다. 습식 에칭은, 질화막(13)에 겹쳐진 실리콘 산화막(12)이 사이드 에칭에 의해 제거되도록 행한다.
공정 3 : 도 3c에 나타나 있는 바와 같이 레지스트 마스크(15)를 제거한다. 이 결과, 도 3c에 나타내는 바와 같은 형상의 실리콘 산화막(12)이 형성된다.
공정 4 : 도 3d에 나타나 있는 바와 같이 질화막(13), 패드 산화막(도시하지 않음)을 제거한다. 계속해서, 상기 공정 7(도 2g)이후의 공정을 행함으로써, 반도 체장치(100)가 완성된다.
이러한 제조 방법에 의하면, 실리콘 산화막(12)을 습식 에칭할 때의, 실리콘 산화막(LOCOS 산화막)(9a, 9b)의 엣지부에서의 막두께가 얇아지는 것을 방지할 수 있다. 또한 실리콘 기판(1)의 표면을 질화막(13)으로 덮은 상태에서 실리콘 산화막(12)을 에칭하므로, 에칭중에, 활성영역(소자형성 영역)을 보호하는 것도 가능하게 된다.
또한, 본 실시예 1에서는, 고내압 소자로서 MOS트랜지스터를, 저내압 소자로서 CMOS트랜지스터를 사용한 예에 대해서 설명했지만, 고내압 소자로서 50∼1200V계의 리서프 기술을 사용한 IGBT를 사용하거나, 저내압 소자로서 내압이 3∼40V정도의 바이폴러 트랜지스터를 사용해도 된다(이하의 실시예에 동일).
실시예 2
도 4는, 전체가 200으로 나타내는, 본 발명의 실시예 2에 따른 반도체장치의 단면도이다. 반도체장치(200)는 MOS트랜지스터(고내압 소자)가 설치된 고내압 소자영역(210)과, CMOS트랜지스터(저내압 소자)가 설치된 저내압 소자영역(220)을 포함한다. 도 4에 있어서, 도 1과 동일한 부호는, 동일 또는 상당 개소를 나타낸다.
반도체장치(200)에서는, CVD로 형성하는 실리콘 산화막을 다층구조(12a, 12b)로 하고, 엣지부가 계단 모양이 되도록 형성한다. 그리고, 그 위에, 폴리실리콘 전극(7)이 형성되어 있다. 이 결과, 필드 플레이트(FP)를 형성하는 폴리실리콘 전극(7)이 계단 모양이 된다. 다른 구조는, 상기의 반도체장치(100)와 같다.
이와 같이, 반도체장치(200)에서는, 필드 플레이트를 형성하는 폴리실리콘 전극(7)이 계단 모양이 되므로, 고내압 소자의 초단의 필드 플레이트(좌단의 필드 플레이트)에서는, 바로 아래의 실리콘 기판(1)의 표면에 있어서의 전계가 단계적으로 완화되어, 국소적인 전계집중을 완화할 수 있다. 또한, 3층 이상의 다층구조를 가지는 CVD산화막을 사용해도 된다.
다음에 반도체장치(200)의 제조 방법에 대해서, 도 5를 참조하면서 설명한다. 도 5는, 반도체장치(200)의 제조 공정의 단면도이며, 도 5중, 도 1과 동일한 부호는 동일 또는 상당 개소를 나타낸다. 이러한 제조 방법은, 이하의 공정을 포함한다.
또한, 도 5에 있어서, 좌측에 고내압 소자영역(210), 우측에 저내압 소자영역(220)을 나타낸다.
공정 1 : 상기의 도 2a∼ 도 2d와 같은 공정 후에, 도 5a에 나타나 있는 바와 같이, CVD법을 사용하여 실리콘 산화막 12a를 형성한다. 계속해서, 예를 들면 질소분위기중에, 900℃, 60분의 열처리를 행한다. 계속해서, 실리콘 산화막 12a와 동일 CVD조건으로, 실리콘 산화막 12b를 형성한다. 실리콘 산화막 12b는, 열처리를 하지 않는다. 실리콘 산화막 12a와 실리콘 산화막 12b의 막두께의 합이, 실시예 1의 실리콘 산화막(12)의 막두께와 같아지도록 형성한다. 실리콘 산화막 12a와 실리콘 산화막 12b는, 대략 같은 막두께인 것이 바람직하다. 계속해서, 사진제판용의 레지스트 마스크(15)를 형성한다. 레지스트 마스크(15)는, 실리콘 산화막(9a)의 윗쪽인 실리콘 산화막(12a, 12b)위에 형성한다.
공정 2 : 도 5b에 나타나 있는 바와 같이 레지스트 마스크(15)를 사용하여 실리콘 산화막(12a, 12b)을 습식 에칭한다. 실리콘 산화막을 열처리(densification) 했을 경우, 실리콘 산화막의 막질이 변화되고, 에칭 속도가 바뀐다. 여기에서는, 실리콘 산화막 12a와 실리콘 산화막 12b에서는, 열처리(densification)의 유무에 의해 막의 치밀함이 다르고, 실리콘 산화막 12a의 에칭 속도가 실리콘 산화막 12의 에칭 속도보다 늦어진다. 이 때문에, 실리콘 산화막 12a, 12b의 엣지부는 계단 모양이 된다. 에칭 공정후에, 레지스트 마스크(14)를 제거한다.
공정 3 :도 5c에 나타나 있는 바와 같이 폴리실리콘 전극(7)을 형성한다. 실리콘 산화막(12a, 12b)의 엣지부에서는, 폴리실리콘 전극(7)도 계단 모양이 된다. 계속해서, 상기의 도 2g이후의 공정을 행함으로써, 반도체장치(200)가 완성된다.
실시예 3
도 6은, 전체가 300으로 나타내는, 본 발명의 실시예 3에 따른 반도체장치의 단면도이다. 반도체장치(300)는, MOS트랜지스터(고내압 소자)가 설치된 고내압 소자영역(310)과, CMOS트랜지스터(저내압 소자)가 설치된 저내압 소자영역(320)을 포함한다. 도 6에 있어서, 도 1과 동일한 부호는, 동일 또는 상당 개소를 나타낸다.
반도체장치(300)에서는, 저내압 소자영역(320)의 실리콘 산화막(LOCOS 산화막)9b 위에도 CVD법으로 실리콘 산화막 12b가 형성되어 있다. 다른 구조는, 실시예 1에 따른 반도체장치(100)와 같다.
저내압 소자영역의 실리콘 산화막(LOCOS 산화막)9b는, 그 상부에 배치된 전극이나 배선에 전압이 인가된 경우에도, 실리콘 산화막 9b하부의 실리콘 기판(1)의 표면의 전위가 반전하지 않는 두께로 형성할 필요가 있다.
본 실시예 3에 따른 반도체장치(300)에서는, 실리콘 산화막 9b 위에 실리콘 산화막 12b를 적층형성하므로, 예를 들면 알루미늄 전극(8)과 실리콘 기판(1)의 표면과의 거리를 충분히 크게 할 수 있으며, 실리콘 기판(1)의 표면전위의 반전을 방지할 수 있다. 특히, 과도하게 큰 전압이 알루미늄 전극(8)에 인가된 경우에도, 충분히 실리콘 기판(1)의 표면전위의 반전을 방지할 수 있다. 이 결과, 신뢰성이 높은 반도체장치(300)를 제공할 수 있다.
다음에 반도체장치(300)의 제조 방법에 대해서, 도 7을 참조하면서 설명한다. 도 7은, 반도체장치(300)의 제조 공정의 단면도이며, 도 7중, 도 1과 동일 부호는 동일 또는 상당 개소를 나타낸다. 이러한 제조 방법은, 이하의 공정을 포함한다.
또한, 도 7에 있어서, 좌측에 고내압 소자영역(310), 우측에 저내압 소자영역(320)을 나타낸다.
공정 1 : 상기의 도 2a∼ 도 2d와 같은 공정 후에, 도 7a에 나타나 있는 바와 같이, CVD법을 사용하여 실리콘 산화막(12)을 형성한다. 계속해서, 사진제판용의 레지스트 마스크(15)를 형성한다. 레지스트 마스크(15)는, 고내압 소자영역(310)의 실리콘 산화막 9a의 윗쪽인, 실리콘 산화막 12위 및 저내압 소자영역(320)의 실리콘 산화막 9b의 윗쪽인, 실리콘 산화막 12위의 양쪽에 형성한다.
공정 2 : 도 7b에 나타나 있는 바와 같이 레지스트 마스크(15)를 사용해서 실리콘 산화막(12)을 습식 에칭한다. 이 결과, 고내압 소자영역(310)의 실리콘 산 화막 9a의 윗쪽에, 또한 저내압 소자영역(320)의 실리콘 산화막 9b의 윗쪽에, 실리콘 산화막(12)이 형성된다.
공정 3 : 도 7c에 나타나 있는 바와 같이 폴리실리콘 전극(7)을 형성한다. 계속해서, 상기의 도 2g이후의 공정을 행함으로써 반도체장치(300)가 완성된다.
본 실시예 3에 따른 반도체장치(300)의 제조 방법에서는, 저내압 소자영역(320)에 있어서, 실리콘 산화막(LOCOS 산화막)9b의 막두께는 종래대로 얇게 유지하면서, 실리콘 산화막의 총막두께(실리콘 산화막 9a와 실리콘 산화막 9b의 막두께의 합)를 두껍게 할 수 있다. 다시 말해, 실리콘 산화막(LOCOS 산화막) 9b의 막두께를 얇게 할 수 있어서, 미세화, 고집적화된 반도체장치(300)의 제조가 가능하게 된다.
이와 같이, 본 발명에서는, 고내압 소자영역과 저내압 소자영역을 가지는 반도체장치에 있어서, 양호한 특성을 가지는 반도체장치를 제공할 수 있다. 또한 이러한 반도체장치를 간단한 제조 방법으로 제작할 수 있다.

Claims (10)

  1. 고내압 소자와 저내압 소자를 가지는 반도체장치로서,
    상기 고내압 소자가 형성된 고내압 소자영역과, 상기 저내압 소자가 형성된 저내압 소자영역이 규정된 반도체기판과,
    상기 고내압 소자영역에 설치된 제1LOCOS 분리구조와,
    상기 저내압 소자영역에 설치된 제2LOCOS 분리구조를 포함하고,
    상기 제1LOCOS 분리구조는, 상기 반도체기판의 표면에 형성된 LOCOS 산화막과, 그 위에 형성된 CVD산화막으로 이루어지고,
    상기 제2LOCOS 분리구조는, LOCOS 산화막으로 이루어지고,
    상기 CVD산화막은 적어도 하층 CVD산화막과 그 위에 형성된 상층 CVD산화막과의 적층구조로 이루어지고, 상기 CVD산화막의 엣지부는, 상기 하층 CVD산화막 및 상기 상층 CVD산화막으로 형성된 계단 모양인 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 제1LOCOS 분리구조에 포함되는 LOCOS 산화막과, 상기 제2LOCOS 분리구조에 포함되는 LOCOS 산화막은, 동일한 막두께인 것을 특징으로 하는 반도체장치.
  3. 삭제
  4. 제 1항에 있어서,
    상기 계단 모양의 엣지부를 덮도록, 필드 플레이트가 설치된 것을 특징으로 하는 반도체장치.
  5. 제 1항 또는 제 2항에 있어서,
    상기 제2LOCOS 분리구조는, 상기 LOCOS 산화막 위에, CVD산화막을 더 구비한 것을 특징으로 하는 반도체장치.
  6. 삭제
  7. 고내압 소자와 저내압 소자를 가지는 반도체장치의 제조 방법으로서,
    상기 고내압 소자가 형성되는 고내압 소자영역과, 상기 저내압 소자가 형성되는 저내압 소자영역이 규정된 반도체기판을 준비하는 공정과,
    상기 고내압 소자영역과 상기 저내압 소자영역에, LOCOS 산화막을 형성하는 공정과,
    상기 고내압 소자영역의 LOCOS 산화막 위에 CVD산화막을 형성하고, 상기LOCOS 산화막과 상기 CVD산화막으로 이루어지는 분리 구조를 형성하는 CVD공정을 포함하고,
    상기 CVD공정은,
    상기 LOCOS 산화막을 형성할 때, 상기 반도체기판의 표면을 덮는 질화막 위에 상기 CVD산화막을 형성하는 공정과,
    상기 CVD산화막 위에 형성한 마스크를 사용하여 상기 CVD산화막을 에칭하고, 주위가 상기 질화막에 겹치도록 상기 CVD산화막을 남기는 공정과,
    상기 CVD산화막을 습식 에칭하여, 상기 질화막에 겹친 부분의 상기 CVD산화막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  8. 고내압 소자와 저내압 소자를 가지는 반도체장치의 제조 방법으로서,
    상기 고내압 소자가 형성되는 고내압 소자영역과, 상기 저내압 소자가 형성되는 저내압 소자영역이 규정된 반도체기판을 준비하는 공정과,
    상기 고내압 소자영역과 상기 저내압 소자영역에, LOCOS 산화막을 형성하는 공정과,
    상기 고내압 소자영역의 LOCOS 산화막 위에 CVD산화막을 형성하고, 상기LOCOS 산화막과 상기 CVD산화막으로 이루어지는 분리 구조를 형성하는 CVD공정을 포함하고,
    상기 CVD공정은,
    상기 LOCOS 산화막 위에 하층 CVD산화막을 형성하고, 상기 하층 CVD산화막을 열처리하는 공정과,
    상기 하층 CVD산화막 위에 상층 CVD산화막을 형성하는 공정과,
    상기 상층 CVD산화막 위에 형성한 마스크를 사용하여 상기 상층 CVD산화막과 상기 하층 CVD산화막을 습식 에칭하고, 상기 상층 CVD산화막과 상기 하층 CVD산화막이 계단 모양으로 된 엣지부를 가지는 상기 CVD산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  9. 고내압 소자와 저내압 소자를 가지는 반도체장치의 제조 방법으로서,
    상기 고내압 소자가 형성되는 고내압 소자영역과, 상기 저내압 소자가 형성되는 저내압 소자영역이 규정된 반도체기판을 준비하는 공정과,
    상기 고내압 소자영역과 상기 저내압 소자영역에, LOCOS 산화막을 형성하는 공정과,
    상기 고내압 소자영역의 LOCOS 산화막 위에 CVD산화막을 형성하고, 상기LOCOS 산화막과 상기 CVD산화막으로 이루어지는 분리 구조를 형성하는 CVD공정을 포함하고,
    상기 저내압 소자영역의 LOCOS 산화막 위에 CVD산화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  10. 제 7항 내지 제 9항 중 어느 한 항에 있어서,
    상기 고내압 소자영역의 LOCOS 산화막과, 상기 저내압 소자영역의 LOCOS 산화막이, 동일 공정으로 형성되는 것을 특징으로 하는 반도체장치의 제조 방법.
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