JP2554993B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置、特に高耐
圧電界効果トランジスタを含む半導体装置に関するもの
である。

【０００２】

【従来の技術】従来のこの種の半導体装置として、Ｔ．
Ｙａｍａｇｕｃｈｉ、Ｓ．Ｍｏｒｉｍｏｔｏ（ＩＥＤ
Ｍ′８１−２５５）により示されたドリフトレイヤー付
電界効果トランジスタがある。この概念をＰ型トランジ
スタについて図１０に示す。すなわち、この図１０にお
ける、符号１はソース電極、２はゲート電極、３はドリ
フトレイヤー、４はドレイン電極であり、また５はＮ型
シリコン基板、７は選択酸化膜（ＳＯＰ）、９はドリフ
トレイヤー低濃度Ｐ型部、１０はゲート酸化膜、１１は
ソース高濃度Ｐ型部、１２はドレイン高濃度Ｐ型部であ
る。

【０００３】そしてこのトランジスタの製造工程として
は、まず３Ω・ｃｍ以上の高抵抗Ｎ型基板５に５００Å
程度の酸化シリコン膜、１０００Å程度の窒化シリコン
膜を順次に成長させ、フォトレジストマスクを用いてこ
の窒化シリコン膜をエッチングしてから、さらにこのフ
ォトレジストをマスクに１０¹³／ｃｍ² 程度の低濃度の
ボロン注入を行なってドリフトレイヤー低濃度Ｐ型部９
を形成する。次いで前記フォトレジストマスクを除去し
た後、前記窒化シリコン膜をマスクに選択酸化を行なっ
て選択酸化膜（ＳＯＰ）７を形成する。次に前記窒化シ
リコン膜を除去した上でゲート酸化膜１０を形成し、か
つこのゲート酸化膜１０上の一部からドリフトレイヤー
３部の選択酸化膜７の上の一部にかけ連続してゲート電
極２を形成する。続いて前記ゲート電極２上のレジスト
および選択酸化膜７をマスクに１０¹⁵／ｃｍ² 程度の密
度でボロン注入を行ない、ソース高濃度Ｐ型部１１を形
成してアニールする。その後、さらに前記基板５の全面
にスムースコート膜としてのＣＶＤ酸化シリコン膜を形
成し、かつこれにコンタクト孔を開けてから、電極配
線、ソース電極１およびドレイン電極４を形成するので
ある。

【０００４】ここで、このトランジスタの構成において
は、ドレイン電極４に高電圧を印加すると、空乏層がゲ
ート酸化膜１０直下のチャネル部の端からドリフトレイ
ヤー低濃度Ｐ型部９内に広がっていき、このようにして
この空乏層によりソース電極１とドレイン電極４間の電
位差の耐圧がほぼ決定される。またドリフトレイヤー３
部の選択酸化膜７はゲート電極２とドレイン電極４との
耐圧を向上させるとともに、前記空乏層に印加される電
界を均一化する働きをしている。そしてこのトランジス
タでの動作は、ゲート電極２がしきい値電圧を超える
と、ゲート酸化膜１０直下のチャネルがオン状態となっ
てホールが流れ始め、これが前記空乏層内を経てドレイ
ン高濃度Ｐ型部１２に達することによってなされるので
ある。

【０００５】

【発明が解決しようとする課題】しかしながらこのよう
な従来例によるドリフトレイヤー付電界効果トランジス
タにおいては、ゲート電極を環状に形成するのが一般的
であるが、トランジスタを小型化するために、ゲート電
極を直線状に形成すれば、ソース、ドレイン方向とは直
角方向のチャネルの一端において、耐圧が著しく低下す
るという不都合があった。

【０００６】

【課題を解決するための手段】本発明に従った半導体装
置は、ゲート電極と、ドレイン領域と、ソース領域と、
選択酸化膜とを備える。ゲート電極は、半導体基板の主
面上をＸ方向に延びる。ドレイン領域およびソース領域
は、Ｘ方向に交差するＹ方向に沿って配置され、ゲート
電極を挟むように半導体基板の主面に形成される。選択
酸化膜は、ドレイン領域の全周を取囲むように半導体基
板の主面に形成される。Ｘ方向に沿って見たソース領域
の幅は、ドレイン領域の幅よりも大きい。また、ソース
領域はチャネル領域に接触している。１つの実施例で
は、ドレイン領域とチャネル領域との間に、ドレイン領
域と同一導電型で不純物濃度がドレイン領域よりも低い
ドリフト領域が形成される。このドリフト領域は、好ま
しくは、ドレイン領域の全周を取囲む。

【０００７】

【作用】１つの局面に従った本発明の半導体装置では、
ソース、ドレイン形成時にマスクずれが発生しても、ゲ
ート長の制御が不可能となることはない。

【０００８】

【実施例】以下、本発明に係る半導体装置の実施例につ
き、図１ないし図９を参照して詳細に説明する。

【０００９】図１は本発明の一実施例を適用した半導体
装置、ここではドリフトレイヤー付電界効果トランジス
タの概要構成の断面図を示している。この図１の実施例
装置において図１０の従来例装置と同一符号は同一また
は相当部分を示しており、また符号５はＰ型シリコン基
板、６はＮ型タブである。

【００１０】そしてこの図１の実施例でのトランジスタ
の製造工程としては、まずＰ型基板５上に５００Å程度
の酸化シリコン膜を成長させ、その高耐圧トランジスタ
該当部分に対し、フォトレジストマスクを用いて１０¹²
／ｃｍ² 程度の密度のリンをイオン注入させ、かつ熱拡
散してＮ型のタブ６を形成するもので、以後は前述した
図１０の従来例と同様の工程により、このタブ６上に高
耐圧電界効果トランジスタを形成する。

【００１１】ところでこの高耐圧電界効果トランジスタ
においては、ゲート電極２およびドリフトレイヤー３に
より、ドレイン高濃度Ｐ型部１２を取囲むように、すな
わち環状に形成するのが一般的であるが、より微細なト
ランジスタの場合ゲート電極２を直線状に形成すること
が必要となる。しかしこの場合、その製造工程でのマス
ク合わせ精度の関係から次のような制約を生ずる。

【００１２】このための状況を図８の実施例に示す。こ
の図８の実施例においても前述の実施例と同一符号は同
一または相当部分を示しており、また符号２３は前記電
界効果トランジスタの電流の流れる方向に垂直な方向の
ドレインの長さ（ドレイン幅）、２４は同上方向のソー
スの長さ（ソース幅）、２５は同上方向のドリフトレイ
ヤーの長さ（ドリフトレイヤー幅）、２６はマスクずれ
した素子分離用のフォトレジストマスク、２７はマスク
ずれによるゲート長である。

【００１３】図８の実施例において、今、仮にドリフト
レイヤー幅２５がソース幅２４と一致して設計されてい
る場合には、常に発生するマスクずれに伴い、このマス
クずれした素子分離用のフォトレジストマスク２６のた
めに、ドリフトレイヤー３の端部がソース領域の端部か
らはみ出して、このマスクずれによるゲート長２７が所
期のゲート長よりも短くなり、ゲート長の制御ができな
くなるおそれがある。そこでこの実施例ではソース幅２
４よりもドリフトレイヤー幅２５を短く設定してこれを
改善している。また別にドレイン高濃度Ｐ型部１２の端
部での耐圧が低下するから、同Ｐ型部１２の周辺に低濃
度のＰ型を形成しなければならない。したがってここで
もこの実施例では素子分離用のフォトレジストマスク１
９をドレイン高濃度Ｐ型部１２の外側に設け、ドリフト
レイヤー幅２５よりもドレイン幅２３を短く設定してこ
れを改善している。すなわち、このようにしてゲート電
極２を直線状に形成し得るのである。

【００１４】続いて本発明をＣＭＯＳ（相補型電界効果
トランジスタ）構成の半導体装置に適用した場合につい
て、その一実施例による製造工程を図２ないし図６に示
す。この実施例においては、特に本発明を適用するＣＭ
ＯＳ構成の半導体装置の製造工程数が、通常すなわち高
耐圧トランジスタを含まないＣＭＯＳ構成の半導体装置
の製造工程数と同一であって、その工程を何ら変更せず
に実施可能であることを表わしている。

【００１５】図２ないし図６の実施例においても、前述
の図１の実施例と同一符号は同一または相当部分を示し
ている。この実施例では、まずＰ型基板５に５００Å程
度の酸化シリコン膜を成長させ、その高耐圧トランジス
タ該当部分に対し、フォトレジストマスクを用いて１０
¹²／ｃｍ² 程度の密度のリンをイオン注入させ、かつレ
ジスト除去後に熱拡散して基板５よりも高濃度のＮ型の
タブ６を形成し、また残りの酸化シリコン膜を除去する
（図２）。次いで前記基板５上に５００Å程度の酸化シ
リコン膜１６、さらに窒化シリコン膜１７を順次に形成
してから、フォトレジストマスク１８を用いて素子分離
用およびドリフトレイヤー用の選択酸化膜（ＳＯＰ）７
形成領域部分に該当する窒化シリコン膜１７を選択的に
除去する（図３）。次に素子分離用のフォトレジストマ
スク１９を用いて、Ｎ型電界効果トランジスタ形成部と
しての素子分離用低濃度Ｐ型部８およびドリフトレイヤ
ー低濃度Ｐ型部９にそれぞれ同時に素子分離用のボロン
注入２０を行なう（図４）。続いて前記各フォトレジス
トマスク１８、１９を除去した後、酸素またはＨ₂Ｏを
熱拡散して窒化シリコン膜１７のない領域に選択酸化膜
（ＳＯＰ）７を形成するが、このとき同時に素子分離用
の（ＳＯＰ）とドリフトレイヤーの（ＳＯＰ）も形成さ
れる（図５）。さらに窒化シリコン膜１７を除去し、か
つチャンネル注入を行なった後、酸化シリコン膜１６を
除去してゲート酸化膜１０を形成し、以後、Ｎ型トラン
ジスタのソース、ドレインのイオン注入工程を除いて前
記従来例と同一の工程により、高耐圧トランジスタを含
んだ半導体装置を構成するのである（図６）。なお、図
中１４はＮ型電界効果トランジスタである。

【００１６】すなわち、このようにして図２ないし図６
の実施例では、素子分離用の低濃度Ｐ型部８および選択
酸化膜（ＳＯＰ）７と、ドリフトレイヤーの低濃度Ｐ型
部９および選択酸化膜（ＳＯＰ）７とは、これをそれぞ
れに同一工程により形成するために、工程数を何ら増加
させずに高集積、高性能の高耐圧Ｐ型トランジスタを含
むＣＭＯＳ構成の半導体装置を、通常のこれを含まない
ＣＭＯＳ構成の半導体装置と同一工程で製造することが
できるのである。

【００１７】またここで、このように素子分離用の低濃
度Ｐ型部８とドリフトレイヤーの低濃度Ｐ型部９とを同
一工程で同時に形成できる理由の１つは、ドリフトレイ
ヤーの低濃度Ｐ型部９の不純物濃度が、素子分離用の低
濃度Ｐ型部８の不純物濃度にほぼ等しいときに最適の性
能を発揮できるからである。その実験データとして、ド
リフトレイヤーの低濃度Ｐ型部９形成のためのボロン注
入量を変えたときのトランジスタ特性曲線の変化を図７
の（ａ）ないし（ｃ）に示してある。そしてこのときの
条件としては図６中に示されているドリフト長２１が４
μｍ、ゲート長２２が同様に４μｍ、ゲート幅が１００
μｍ、ゲート酸化膜１０の厚みが６００Åで、ボロン注
入量は、図７の（ａ）が３．５×１０¹³／ｃｍ² 、
（ｂ）が５．０×１０¹³／ｃｍ² 、（ｃ）が８．０×１
０¹³／ｃｍ² である。

【００１８】図７の（ｃ）では、ドレイン電極４とソー
ス電極１の電位差が４０Ｖを超えるとバイポーラ動作が
始まって急に電流が増加しており、またこの電位差が４
０Ｖ以下でもドレイン電流が増加する傾向にある。この
傾向は空乏層がドリフトレイヤーの低濃度Ｐ型部９より
もチャネル領域のほうに多く延びて実行ゲート長が短く
なっており、したがってこのときには高耐圧化のための
ドリフトレイヤーの意味があまりないことを示してい
る。また図７の（ｂ）のときは、ドレイン電極４とソー
ス電極１との電位差が７０Ｖ以下、２０Ｖ以上の間で増
加すると、そのドレイン電流が少し増加する傾向にあ
る。すなわち、チャネル領域に空乏層が広がっているこ
とを示している。さらに図７の（ａ）においては、空乏
層がほとんどドリフトレイヤーのほうに延びていること
を示している。

【００１９】そしてまた図７の（ａ）と（ｂ）とにおい
ては、そのリニア領域の電流値も飽和領域の電流値も相
互にほぼ等しく、その特性も最適化されていることか
ら、したがってドリフトレイヤーの低濃度Ｐ型部９の形
成のための最適なボロン注入量としては、おおよそ３．
５〜５．０×１０¹³／ｃｍ² を挙げることができ、この
範囲内であれば問題がないといえる。また、一方、素子
分離用の低濃度Ｐ型部８の不純物濃度は、選択酸化膜
（ＳＯＰ）７上に必然的に形成されるフィールドトラン
ジスタのしきい値と、Ｎ型高濃度部、素子分離用の低濃
度Ｐ型部８間との耐圧によって決まり、通常はともに２
０Ｖ前後に設定される。そしてそのときにこの素子分離
用の低濃度Ｐ型部８を形成するためのボロン注入量は
３．５×１０¹³／ｃｍ² 前後である。よってドリフトレ
イヤーの低濃度Ｐ型部９を形成するためのボロン注入量
と、素子分離用の低濃度Ｐ型部８を形成するためのボロ
ン注入とを同一量、すなわち３．５×１０¹³／ｃｍ² に
設定できるのである。

【００２０】ところで、前記した本発明を適用するに際
しては次に述べる点に注意する必要がある。すなわち、
前記高耐圧電界効果トランジスタにおいて、ドレイン電
極４を外部のパッド部に取出すための配線は、必然的に
Ｎ型タブ６の上部の選択酸化膜７上を横切ることにな
り、そして一方、前記ドレイン電極４の電位は大きく負
のほうに振れている。したがって前記ドレイン電極４の
配線下のＮ型タブ６の表面がＰ型に反転する場合があ
り、この反転したＰ型表面を介して、ソース高濃度Ｐ型
部１１またはドレイン高濃度Ｐ型部１２と、Ｐ型シリコ
ン基板５または素子分離用低濃度Ｐ型部８とが短絡する
危険性がある。そしてこの欠点を解決するためには、ド
レイン電極４の配線下のＮ型タブ６上にチャネルカット
領域を設ければよい。

【００２１】このための実施例を図９に示す。この図９
の実施例においても前述した実施例と同一符号は同一ま
たは相当部分を示しており、また符号１３はチャネルカ
ット用高濃度Ｎ型部である。

【００２２】すなわち、図９の実施例において、チャネ
ルカット用高濃度Ｎ型部１３はドレイン電極４の配線下
を横切るようにＮ型タブ６上に形成されており、したが
ってこのドレイン電極４が大きく負になった場合、ドレ
イン高濃度Ｐ型部１２またはソース高濃度Ｐ型部１１
と、チャネルカット用高濃度Ｎ型部１３と、Ｎ型タブ６
と、素子分離用低濃度Ｐ型部８またはＰ型シリコン基板
５とのそれぞれの上を順に横切るドレイン電極４の配線
により、Ｎ型タブ６の表面がＰ型に反転することがあっ
ても、チャネルカット用高濃度Ｎ型部１３の表面不純物
濃度が高くてこれがＰ型に反転するようなことはなく、
このようにドレイン電極４の配線下でＰ型が連続されて
いないために、ドレイン高濃度Ｐ型部１２またはソース
高濃度Ｐ型部１１と、素子分離用低濃度Ｐ型部８または
Ｐ型シリコン基板５とが短絡するおそれを完全に除去で
きるのである。

【００２３】なお、前記実施例では、Ｐ型のシリコン基
板を用いたが、Ｎ型のシリコン基板を用い、これにＰ型
のタブを設けて、Ｎ型の高耐圧電界効果トランジスタを
含む半導体装置を構成させても、またＰ型シリコン基板
全面にＮ型タブ、あるいはＮ型シリコン基板全面にＰ型
を設けても、それぞれに同様の効果を奏し得ることは勿
論である。

【００２４】

【発明の効果】以上説明したように本発明は、高耐圧電
界効果トランジスタのゲート電極を直線状に形成してい
るので、その小型化に有利である。

【００２５】さらに、ソース領域の幅をドレイン領域の
幅よりも広くしたことにより、マスクずれが発生しても
ドレイン領域の端部がソース領域の端部からはみ出すこ
ともなく、ゲート長の制御が不能になることがなくな
る。さらに、一端がチャネル領域に接触しているソース
領域の他端側に、ソース領域と反対導電型の不純物領域
を形成することにより、装置の短絡の危険性を少なくす
ることができる。

【００２６】また、素子分離用のドリフト領域および選
択酸化膜と、高耐圧電界効果トランジスタのドリフト領
域および選択酸化膜とを同一工程で形成すれば、従来構
成のＣＭＯＳ半導体装置に対してもその製造工程を何ら
変更もしくは増加させずに適用することが可能である。

【図面の簡単な説明】

【図１】 本発明の一実施例による半導体装置の概要構
成を示す断面図である。

【図２】 本発明の一実施例の製造工程を示す断面図で
ある。

【図３】 その後の製造工程を示す断面図である。

【図４】 その後の製造工程を示す断面図である。

【図５】 その後の製造工程を示す断面図である。

【図６】 その後の製造工程を示す断面図である。

【図７】 図１のトランジスタのドリフトレイヤーの低
濃度Ｐ型部の不純物濃度を変更した場合の特性図であ
る。

【図８】 この発明の一実施例の平面図である。

【図９】 この発明の他の実施例の断面図である。

【図１０】 従来例による高耐圧電界効果トランジスタ
を含む半導体装置の概要を示す断面図である。

【符号の説明】

１ ソース電極、２ ゲート電極、３ ドリフトレイヤ
ー、４ ドレイン電極、５ Ｐ型シリコン基板、６ Ｎ
型タブ、７ 選択酸化膜（ＳＯＰ）、８ 素子分離用低
濃度Ｐ型部、９ ドリフトレイヤー低濃度Ｐ型部、１０
ゲート酸化膜、１１ ソース高濃度Ｐ型部、１２ ド
レイン高濃度Ｐ型部、１３ チャネルカット用高濃度Ｎ
型部、１４ Ｎ型電界効果トランジスタ、１６ 酸化シ
リコン膜、１７ 窒化シリコン膜、１８ フォトレジス
トマスク、１９ 素子分離用フォトレジストマスク。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板の主面上をＸ方向に延びるゲ
   ート電極と、 Ｘ方向に交差するＹ方向に沿って配置され、前記ゲート
   電極を挟むように半導体基板の主面に形成されるドレイ
   ン領域およびソース領域と、 前記ドレイン領域の全周を取囲むように半導体基板の主
   面に形成される選択酸化膜とを備え、 Ｘ方向に沿って見た前記ソース領域の幅は、前記ドレイ
   ン領域の幅よりも大きく、 前記ソース領域はチャネル領域に接触していることを特
   徴とする半導体装置。
2. 【請求項２】 前記ドレイン領域と前記チャネル領域と
   の間には、前記ドレイン領域と同一導電型で不純物濃度
   がドレイン領域よりも低いドリフト領域が形成されてい
   る、請求項１に記載の半導体装置。
3. 【請求項３】 前記ドリフト領域が前記ドレイン領域の
   全周を取囲んでいる、請求項２に記載の半導体装置。