JPH07297379A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH07297379A JPH07297379A JP11034494A JP11034494A JPH07297379A JP H07297379 A JPH07297379 A JP H07297379A JP 11034494 A JP11034494 A JP 11034494A JP 11034494 A JP11034494 A JP 11034494A JP H07297379 A JPH07297379 A JP H07297379A
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- drain diffusion
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Abstract
(57)【要約】
【目的】 高電圧での駆動を可能にし且つ微細化も容易
にする。 【構成】 ドレイン拡散層１６と素子分離領域における
ＳｉＯ2 膜１２との境界部を電極１４ｂが覆っている。
ソース拡散層１５及びドレイン拡散層１６はゲート電極
１４ａ及び電極１４ｂをマスクにして形成してあるの
で、チャネルストッパである拡散層２１とドレイン拡散
層１６とが離間している。また、電極１４ｂはドレイン
拡散層１６と等電位になっている。このため、ドレイン
拡散層１６と拡散層２１との間の電界が緩和されてい
る。しかも、電極１４ｂはＳｉＯ2 膜１２上に広がって
いてもよいので、パターニングが容易である。
にする。 【構成】 ドレイン拡散層１６と素子分離領域における
ＳｉＯ2 膜１２との境界部を電極１４ｂが覆っている。
ソース拡散層１５及びドレイン拡散層１６はゲート電極
１４ａ及び電極１４ｂをマスクにして形成してあるの
で、チャネルストッパである拡散層２１とドレイン拡散
層１６とが離間している。また、電極１４ｂはドレイン
拡散層１６と等電位になっている。このため、ドレイン
拡散層１６と拡散層２１との間の電界が緩和されてい
る。しかも、電極１４ｂはＳｉＯ2 膜１２上に広がって
いてもよいので、パターニングが容易である。
Description
【０００１】
【産業上の利用分野】本願の発明は、高電圧で駆動させ
るための電界効果型半導体装置に関するものである。
るための電界効果型半導体装置に関するものである。
【０００２】
【従来の技術】通常耐圧の電界効果型半導体装置で使用
される電源電圧は２．７〜５．５Ｖ程度であり、その耐
圧は１０Ｖ程度しかない。これに対して、例えばフラッ
シュＥＥＰＲＯＭで使用される書き込み消去電圧は８〜
２５Ｖ程度であるので、通常耐圧の電界効果型半導体装
置と同じ構造のフラッシュＥＥＰＲＯＭでは、正常に駆
動させることができない。
される電源電圧は２．７〜５．５Ｖ程度であり、その耐
圧は１０Ｖ程度しかない。これに対して、例えばフラッ
シュＥＥＰＲＯＭで使用される書き込み消去電圧は８〜
２５Ｖ程度であるので、通常耐圧の電界効果型半導体装
置と同じ構造のフラッシュＥＥＰＲＯＭでは、正常に駆
動させることができない。
【０００３】図１３は、高電圧駆動用のＭＯＳトランジ
スタの一従来例を示している。この一従来例では、Ｓｉ
基板１１の表面に素子分離用のＳｉＯ2 膜１２が選択的
に形成されている。ＳｉＯ2 膜１２に囲まれている素子
活性領域の表面にゲート酸化膜としてのＳｉＯ2 膜１３
が形成されており、ＳｉＯ2 膜１３、１２上にはゲート
電極としての多結晶Ｓｉ膜１４が形成されている。
スタの一従来例を示している。この一従来例では、Ｓｉ
基板１１の表面に素子分離用のＳｉＯ2 膜１２が選択的
に形成されている。ＳｉＯ2 膜１２に囲まれている素子
活性領域の表面にゲート酸化膜としてのＳｉＯ2 膜１３
が形成されており、ＳｉＯ2 膜１３、１２上にはゲート
電極としての多結晶Ｓｉ膜１４が形成されている。
【０００４】多結晶Ｓｉ膜１４の一方側の素子活性領域
にはソース拡散層１５が全面に形成されているが、他方
側の素子活性領域には多結晶Ｓｉ膜１４及びＳｉＯ2 膜
１２から離間している部分にドレイン拡散層１６が形成
されている。多結晶Ｓｉ膜１４及びＳｉＯ2 膜１２とド
レイン拡散層１６との間には、ドレイン拡散層１６より
も低濃度の拡散層１７が形成されている。
にはソース拡散層１５が全面に形成されているが、他方
側の素子活性領域には多結晶Ｓｉ膜１４及びＳｉＯ2 膜
１２から離間している部分にドレイン拡散層１６が形成
されている。多結晶Ｓｉ膜１４及びＳｉＯ2 膜１２とド
レイン拡散層１６との間には、ドレイン拡散層１６より
も低濃度の拡散層１７が形成されている。
【０００５】ソース拡散層１５側におけるＳｉＯ2 膜１
２下と、ドレイン拡散層１６側におけるＳｉＯ2 膜１２
下のうちで拡散層１７から離間している部分とには、チ
ャネルストッパとしての拡散層２１が形成されている。
また、拡散層１７と拡散層２１との間には拡散層２１よ
りも低濃度のチャネルストッパとしての拡散層２２が形
成されている。
２下と、ドレイン拡散層１６側におけるＳｉＯ2 膜１２
下のうちで拡散層１７から離間している部分とには、チ
ャネルストッパとしての拡散層２１が形成されている。
また、拡散層１７と拡散層２１との間には拡散層２１よ
りも低濃度のチャネルストッパとしての拡散層２２が形
成されている。
【０００６】この様な一従来例では、拡散層１７、２２
において空乏層が伸び易く、ドレイン拡散層１６と拡散
層２１との間における電界の集中が拡散層１７、２２に
よって緩和されている。従って、この一従来例では、高
電圧での駆動が可能である。
において空乏層が伸び易く、ドレイン拡散層１６と拡散
層２１との間における電界の集中が拡散層１７、２２に
よって緩和されている。従って、この一従来例では、高
電圧での駆動が可能である。
【０００７】
【発明が解決しようとする課題】しかし、図１３に示し
た一従来例では、ドレイン拡散層１６と拡散層１７とを
作り分け、また拡散層２１と拡散層２２とを作り分ける
ために、追加のフォトレジストによるマスキング工程が
必要であるので、通常耐圧のＭＯＳトランジスタに比べ
てコストが高い。
た一従来例では、ドレイン拡散層１６と拡散層１７とを
作り分け、また拡散層２１と拡散層２２とを作り分ける
ために、追加のフォトレジストによるマスキング工程が
必要であるので、通常耐圧のＭＯＳトランジスタに比べ
てコストが高い。
【０００８】もし、拡散層２１と拡散層２２とを作り分
けずに、ＳｉＯ2 膜１２下の全面に拡散層２１を形成す
れば、追加のフォトレジストによるマスキング工程も少
なくなって、その分だけコストが低下する。しかし、そ
の場合は、図１４に等電位線２３を示す様に、特に、拡
散層１７と拡散層２１との重畳領域で電界が集中する。
この結果、アバランシェ降伏が生じて接合が破壊される
ので、耐圧が低い。
けずに、ＳｉＯ2 膜１２下の全面に拡散層２１を形成す
れば、追加のフォトレジストによるマスキング工程も少
なくなって、その分だけコストが低下する。しかし、そ
の場合は、図１４に等電位線２３を示す様に、特に、拡
散層１７と拡散層２１との重畳領域で電界が集中する。
この結果、アバランシェ降伏が生じて接合が破壊される
ので、耐圧が低い。
【０００９】また、低濃度のチャネルストッパとしての
拡散層２２が素子分離領域のうちでドレイン拡散層１６
との境界部近傍にのみ形成されているが、この様な狭い
領域にのみ拡散層２２を形成することは容易でなく、図
１３に示した一従来例ではＭＯＳトランジスタの微細化
も容易ではない。
拡散層２２が素子分離領域のうちでドレイン拡散層１６
との境界部近傍にのみ形成されているが、この様な狭い
領域にのみ拡散層２２を形成することは容易でなく、図
１３に示した一従来例ではＭＯＳトランジスタの微細化
も容易ではない。
【００１０】
【課題を解決するための手段】請求項１の電界効果型半
導体装置は、ドレイン拡散層１６と素子分離領域１２と
の境界部を導電膜１４ｂが覆っていることを特徴として
いる。
導体装置は、ドレイン拡散層１６と素子分離領域１２と
の境界部を導電膜１４ｂが覆っていることを特徴として
いる。
【００１１】請求項２の電界効果型半導体装置は、請求
項１の電界効果型半導体装置において、前記導電膜１４
ｂが前記ドレイン拡散層１６と等電位であることを特徴
としている。
項１の電界効果型半導体装置において、前記導電膜１４
ｂが前記ドレイン拡散層１６と等電位であることを特徴
としている。
【００１２】請求項３の電界効果型半導体装置は、請求
項１の電界効果型半導体装置において、前記導電膜１４
ｂがゲート電極１４ａと同一の層１４から形成されてい
ることを特徴としている。
項１の電界効果型半導体装置において、前記導電膜１４
ｂがゲート電極１４ａと同一の層１４から形成されてい
ることを特徴としている。
【００１３】請求項４の電界効果型半導体装置は、請求
項１の電界効果型半導体装置において、前記ドレイン拡
散層１６よりも不純物濃度の低い拡散層１７が前記導電
膜１４ｂ下の半導体基板１１に設けられていることを特
徴としている。
項１の電界効果型半導体装置において、前記ドレイン拡
散層１６よりも不純物濃度の低い拡散層１７が前記導電
膜１４ｂ下の半導体基板１１に設けられていることを特
徴としている。
【００１４】請求項５の電界効果型半導体装置は、請求
項４の電界効果型半導体装置において、前記導電膜１４
ｂが前記半導体基板１１に接していることを特徴として
いる。
項４の電界効果型半導体装置において、前記導電膜１４
ｂが前記半導体基板１１に接していることを特徴として
いる。
【００１５】
【作用】請求項１の電界効果型半導体装置では、ドレイ
ン拡散層１６と素子分離領域１２との境界部を導電膜１
４ｂが覆っているので、この導電膜１４ｂをドレイン拡
散層１６と等電位にしたり、この導電膜１４ｂをマスク
の一部にしてドレイン拡散層１６を形成して素子分離領
域１２のチャネルストッパ２１とドレイン拡散層１６と
を離間させたりすることによって、ドレイン拡散層１６
とチャネルストッパ２１との間の電界集中を緩和するこ
とができる。
ン拡散層１６と素子分離領域１２との境界部を導電膜１
４ｂが覆っているので、この導電膜１４ｂをドレイン拡
散層１６と等電位にしたり、この導電膜１４ｂをマスク
の一部にしてドレイン拡散層１６を形成して素子分離領
域１２のチャネルストッパ２１とドレイン拡散層１６と
を離間させたりすることによって、ドレイン拡散層１６
とチャネルストッパ２１との間の電界集中を緩和するこ
とができる。
【００１６】しかも、導電膜１４ｂはドレイン拡散層１
６と素子分離領域１２との境界部を覆っていさえすれば
素子分離領域１２上に広がっていてもよいので、素子分
離領域１２のうちでドレイン拡散層１６との境界部近傍
にのみ形成する低濃度のチャネルストッパ２２に比べ
て、導電膜１４ｂのパターニングが容易である。
６と素子分離領域１２との境界部を覆っていさえすれば
素子分離領域１２上に広がっていてもよいので、素子分
離領域１２のうちでドレイン拡散層１６との境界部近傍
にのみ形成する低濃度のチャネルストッパ２２に比べ
て、導電膜１４ｂのパターニングが容易である。
【００１７】請求項２の電界効果型半導体装置では、ド
レイン拡散層１６と素子分離領域１２との境界部を覆っ
ている導電膜１４ｂがドレイン拡散層１６と等電位であ
るので、導電膜１４ｂからの垂直電界によって、ドレイ
ン拡散層１６とチャネルストッパ２１との間の電界集中
を緩和することができる。
レイン拡散層１６と素子分離領域１２との境界部を覆っ
ている導電膜１４ｂがドレイン拡散層１６と等電位であ
るので、導電膜１４ｂからの垂直電界によって、ドレイ
ン拡散層１６とチャネルストッパ２１との間の電界集中
を緩和することができる。
【００１８】請求項３の電界効果型半導体装置では、ド
レイン拡散層１６と素子分離領域１２との境界部を覆っ
ている導電膜１４ｂがゲート電極１４ａと同一の層１４
から形成されているので、ゲート電極１４ａを形成する
際のマスクのパターンを変更するだけで、工程を追加す
ることなく導電膜１４ｂを形成することができる。
レイン拡散層１６と素子分離領域１２との境界部を覆っ
ている導電膜１４ｂがゲート電極１４ａと同一の層１４
から形成されているので、ゲート電極１４ａを形成する
際のマスクのパターンを変更するだけで、工程を追加す
ることなく導電膜１４ｂを形成することができる。
【００１９】請求項４の電界効果型半導体装置では、ド
レイン拡散層１６と素子分離領域１２との境界部を覆っ
ている導電膜１４ｂ下の半導体基板１１に、ドレイン拡
散層１６よりも不純物濃度の低い拡散層１７が設けられ
ているので、ドレイン拡散層１６とチャネルストッパ２
１との間の電界集中を緩和することができる。
レイン拡散層１６と素子分離領域１２との境界部を覆っ
ている導電膜１４ｂ下の半導体基板１１に、ドレイン拡
散層１６よりも不純物濃度の低い拡散層１７が設けられ
ているので、ドレイン拡散層１６とチャネルストッパ２
１との間の電界集中を緩和することができる。
【００２０】請求項５の電界効果型半導体装置では、ド
レイン拡散層１６と素子分離領域１２との境界部を覆っ
ている導電膜１４ｂが半導体基板１１に接しているの
で、導電膜１４ｂからの不純物の拡散によって、ドレイ
ン拡散層１６とチャネルストッパ２１との間に、ドレイ
ン拡散層１６よりも不純物濃度の低い拡散層１７を形成
することができ、工程を追加することなくこの拡散層１
７を形成することができる。
レイン拡散層１６と素子分離領域１２との境界部を覆っ
ている導電膜１４ｂが半導体基板１１に接しているの
で、導電膜１４ｂからの不純物の拡散によって、ドレイ
ン拡散層１６とチャネルストッパ２１との間に、ドレイ
ン拡散層１６よりも不純物濃度の低い拡散層１７を形成
することができ、工程を追加することなくこの拡散層１
７を形成することができる。
【００２１】
【実施例】以下、ＭＯＳトランジスタに適用した本願の
発明の第１〜第５実施例を、図１〜１２を参照しながら
説明する。なお、図１３、１４に示した一従来例と対応
する構成部分には、同一の符号を付してある。
発明の第１〜第５実施例を、図１〜１２を参照しながら
説明する。なお、図１３、１４に示した一従来例と対応
する構成部分には、同一の符号を付してある。
【００２２】図１が、第１実施例を示しており、図２、
３が、その製造工程を示している。この第１実施例を製
造するためには、図２（ｂ）に示す様に、Ｓｉ基板１１
の素子分離領域にチャネルストッパとしての拡散層２１
を形成し、この素子分離領域の表面に膜厚が５００ｎｍ
のＳｉＯ2 膜１２をＬＯＣＯＳ法で形成する。
３が、その製造工程を示している。この第１実施例を製
造するためには、図２（ｂ）に示す様に、Ｓｉ基板１１
の素子分離領域にチャネルストッパとしての拡散層２１
を形成し、この素子分離領域の表面に膜厚が５００ｎｍ
のＳｉＯ2 膜１２をＬＯＣＯＳ法で形成する。
【００２３】その後、ＳｉＯ2 膜１２に囲まれている素
子活性領域の表面に、膜厚が３０ｎｍのＳｉＯ2 膜１３
をゲート酸化膜として形成する。そして、膜厚が２００
ｎｍの多結晶Ｓｉ膜１４をＳｉＯ2 膜１３、１２上に堆
積させ、この多結晶Ｓｉ膜１４中にＰｈｏｓ+ をドーピ
ングする。
子活性領域の表面に、膜厚が３０ｎｍのＳｉＯ2 膜１３
をゲート酸化膜として形成する。そして、膜厚が２００
ｎｍの多結晶Ｓｉ膜１４をＳｉＯ2 膜１３、１２上に堆
積させ、この多結晶Ｓｉ膜１４中にＰｈｏｓ+ をドーピ
ングする。
【００２４】その後、図２（ａ）（ｂ）に示す様に、ゲ
ート電極のパターンと、ドレイン拡散層を形成するため
の素子活性領域とＳｉＯ2 膜１２との境界部を覆うと共
にゲート電極とは反対側のＳｉＯ2 膜１２上からゲート
電極へ向かって突出するパターンとに、多結晶Ｓｉ膜１
４上でフォトレジスト２４を加工する。
ート電極のパターンと、ドレイン拡散層を形成するため
の素子活性領域とＳｉＯ2 膜１２との境界部を覆うと共
にゲート電極とは反対側のＳｉＯ2 膜１２上からゲート
電極へ向かって突出するパターンとに、多結晶Ｓｉ膜１
４上でフォトレジスト２４を加工する。
【００２５】次に、フォトレジスト２４をマスクにして
多結晶Ｓｉ膜１４をエッチングして、図３（ａ）（ｂ）
に示す様に、ゲート電極１４ａと電極１４ｂとを形成す
る。そして、ゲート電極１４ａ及び電極１４ｂとＳｉＯ
2 膜１２とをマスクにしてＳｉ基板１１に不純物をイオ
ン注入して、ソース拡散層１５及びドレイン拡散層１６
を形成する。
多結晶Ｓｉ膜１４をエッチングして、図３（ａ）（ｂ）
に示す様に、ゲート電極１４ａと電極１４ｂとを形成す
る。そして、ゲート電極１４ａ及び電極１４ｂとＳｉＯ
2 膜１２とをマスクにしてＳｉ基板１１に不純物をイオ
ン注入して、ソース拡散層１５及びドレイン拡散層１６
を形成する。
【００２６】次に、図１（ａ）（ｂ）に示す様に、層間
絶縁膜２５を全面に形成し、電極１４ｂ及びドレイン拡
散層１６に達するコンタクト孔２６を層間絶縁膜２５及
びＳｉＯ2 膜１３に開孔する。そして、コンタクト孔２
６を介して電極１４ｂ及びドレイン拡散層１６にコンタ
クトする配線２７を形成する。その後、従来公知の工程
を実行して、この第１実施例を完成させる。
絶縁膜２５を全面に形成し、電極１４ｂ及びドレイン拡
散層１６に達するコンタクト孔２６を層間絶縁膜２５及
びＳｉＯ2 膜１３に開孔する。そして、コンタクト孔２
６を介して電極１４ｂ及びドレイン拡散層１６にコンタ
クトする配線２７を形成する。その後、従来公知の工程
を実行して、この第１実施例を完成させる。
【００２７】以上の様にして製造した第１実施例では、
ドレイン拡散層１６と等電位である電極１４ｂが、チャ
ネルストッパである拡散層２１とドレイン拡散層１６と
の境界部を覆っているので、電極１４ｂからの垂直電界
によって、ドレイン拡散層１６と拡散層２１との間の電
界集中が緩和される。しかも、ドレイン拡散層１６と拡
散層２１とが互いに接していない。従って、この第１実
施例では、ドレイン拡散層１６と拡散層２１との間の耐
圧が高い。
ドレイン拡散層１６と等電位である電極１４ｂが、チャ
ネルストッパである拡散層２１とドレイン拡散層１６と
の境界部を覆っているので、電極１４ｂからの垂直電界
によって、ドレイン拡散層１６と拡散層２１との間の電
界集中が緩和される。しかも、ドレイン拡散層１６と拡
散層２１とが互いに接していない。従って、この第１実
施例では、ドレイン拡散層１６と拡散層２１との間の耐
圧が高い。
【００２８】また、図１（ｂ）と図１３との比較からも
明らかな様に、拡散層２２よりも電極１４ｂの方がパタ
ーンが大きいので、拡散層２２よりも電極１４ｂの方が
パターニングが容易である。従って、図１３に示した一
従来例よりもこの第１実施例の方が微細化が容易であ
る。
明らかな様に、拡散層２２よりも電極１４ｂの方がパタ
ーンが大きいので、拡散層２２よりも電極１４ｂの方が
パターニングが容易である。従って、図１３に示した一
従来例よりもこの第１実施例の方が微細化が容易であ
る。
【００２９】図４が、第２実施例を示しており、図５、
６が、その製造工程を示している。この第２実施例の製
造に際しても、ゲート酸化膜としてのＳｉＯ2 膜１３を
形成するまでは、図１に示した第１実施例を製造する場
合と実質的に同様の工程を実行する。
６が、その製造工程を示している。この第２実施例の製
造に際しても、ゲート酸化膜としてのＳｉＯ2 膜１３を
形成するまでは、図１に示した第１実施例を製造する場
合と実質的に同様の工程を実行する。
【００３０】しかし、この第２実施例を製造するために
は、図５（ｂ）に示す様に、その後、ＳｉＯ2 膜１３の
うちで後に形成する電極１４ｂの下に位置する部分を、
フォトリソグラフィ及びエッチングによって除去する。
その後は、図５（ａ）（ｂ）、図６（ａ）（ｂ）及び図
４（ａ）（ｂ）に示す様に、再び、図１に示した第１実
施例を製造する場合と実質的に同様の工程を実行して、
この第２実施例を完成させる。
は、図５（ｂ）に示す様に、その後、ＳｉＯ2 膜１３の
うちで後に形成する電極１４ｂの下に位置する部分を、
フォトリソグラフィ及びエッチングによって除去する。
その後は、図５（ａ）（ｂ）、図６（ａ）（ｂ）及び図
４（ａ）（ｂ）に示す様に、再び、図１に示した第１実
施例を製造する場合と実質的に同様の工程を実行して、
この第２実施例を完成させる。
【００３１】以上の様にして製造した第２実施例では、
電極１４ｂがＳｉ基板１１に直接に接している。このた
め、多結晶Ｓｉ膜１４中にＰｈｏｓ+ をドーピングする
際の熱処理やその後の工程における熱処理によって、こ
のＰｈｏｓ+ がＳｉ基板１１中に拡散して、チャネルス
トッパである拡散層２１とドレイン拡散層１６との間
に、ドレイン拡散層１６よりも低濃度の拡散層１７が形
成されている。
電極１４ｂがＳｉ基板１１に直接に接している。このた
め、多結晶Ｓｉ膜１４中にＰｈｏｓ+ をドーピングする
際の熱処理やその後の工程における熱処理によって、こ
のＰｈｏｓ+ がＳｉ基板１１中に拡散して、チャネルス
トッパである拡散層２１とドレイン拡散層１６との間
に、ドレイン拡散層１６よりも低濃度の拡散層１７が形
成されている。
【００３２】従って、この第２実施例では、拡散層１７
のために、ドレイン拡散層１６と拡散層２１とが互いに
直接には接していないので、ドレイン拡散層１６と拡散
層２１との間の耐圧が高い。しかも、拡散層１７のため
に、ドレイン拡散層１６の電界が緩和されるので、この
ドレイン拡散層１６自体の耐圧も高い。
のために、ドレイン拡散層１６と拡散層２１とが互いに
直接には接していないので、ドレイン拡散層１６と拡散
層２１との間の耐圧が高い。しかも、拡散層１７のため
に、ドレイン拡散層１６の電界が緩和されるので、この
ドレイン拡散層１６自体の耐圧も高い。
【００３３】図７が、第３実施例を示しており、図８、
９が、その製造工程を示している。この第３実施例の製
造に際しても、ゲート酸化膜としてのＳｉＯ2 膜１３を
形成するまでは、図１に示した第１実施例を製造する場
合と実質的に同様の工程を実行する。
９が、その製造工程を示している。この第３実施例の製
造に際しても、ゲート酸化膜としてのＳｉＯ2 膜１３を
形成するまでは、図１に示した第１実施例を製造する場
合と実質的に同様の工程を実行する。
【００３４】しかし、この第３実施例を製造するために
は、図８（ｂ）に示す様に、その後、素子活性領域のう
ちで後に形成する電極１４ｂの下に位置する部分に、不
純物をイオン注入して拡散層１７を形成する。その後
は、図８（ａ）（ｂ）、図９（ａ）（ｂ）及び図７
（ａ）（ｂ）に示す様に、再び、図１に示した第１実施
例を製造する場合と実質的に同様の工程を実行して、こ
の第３実施例を完成させる。
は、図８（ｂ）に示す様に、その後、素子活性領域のう
ちで後に形成する電極１４ｂの下に位置する部分に、不
純物をイオン注入して拡散層１７を形成する。その後
は、図８（ａ）（ｂ）、図９（ａ）（ｂ）及び図７
（ａ）（ｂ）に示す様に、再び、図１に示した第１実施
例を製造する場合と実質的に同様の工程を実行して、こ
の第３実施例を完成させる。
【００３５】以上の様にして製造した第３実施例では、
図４に示した第２実施例に比べて、拡散層１７の不純物
濃度や導電型を自由に且つ精度よく設定することができ
るので、耐圧の精度を高めることができる。
図４に示した第２実施例に比べて、拡散層１７の不純物
濃度や導電型を自由に且つ精度よく設定することができ
るので、耐圧の精度を高めることができる。
【００３６】図１０が、第４実施例を示している。この
第４実施例は、ドレイン拡散層１６側の素子活性領域の
うちで電極１４ｂの下に位置する部分のみならずゲート
電極１４ａに沿う部分にも拡散層１７が設けられている
ことを除いて、図７に示した第３実施例と実質的に同様
の構成を有している。この様な第４実施例では、ドレイ
ン拡散層１６と拡散層２１との間の耐圧のみならず、ゲ
ート電極１４ａ側におけるドレイン拡散層１６の耐圧も
高い。
第４実施例は、ドレイン拡散層１６側の素子活性領域の
うちで電極１４ｂの下に位置する部分のみならずゲート
電極１４ａに沿う部分にも拡散層１７が設けられている
ことを除いて、図７に示した第３実施例と実質的に同様
の構成を有している。この様な第４実施例では、ドレイ
ン拡散層１６と拡散層２１との間の耐圧のみならず、ゲ
ート電極１４ａ側におけるドレイン拡散層１６の耐圧も
高い。
【００３７】図１１が、第５実施例を示している。この
第５実施例は、ドレイン拡散層１６と拡散層２１との間
には拡散層１７が設けられておらず、ドレイン拡散層１
６が拡散層２１に直接に接していることを除いて、図１
０に示した第４実施例と実質的に同様の構成を有してい
る。この様な第５実施例でも、電極１４ｂが設けられて
いない構造に比べて、ドレイン拡散層１６と拡散層２１
との間の耐圧が高い。
第５実施例は、ドレイン拡散層１６と拡散層２１との間
には拡散層１７が設けられておらず、ドレイン拡散層１
６が拡散層２１に直接に接していることを除いて、図１
０に示した第４実施例と実質的に同様の構成を有してい
る。この様な第５実施例でも、電極１４ｂが設けられて
いない構造に比べて、ドレイン拡散層１６と拡散層２１
との間の耐圧が高い。
【００３８】図１２は、第２〜第４実施例の拡散層１７
と拡散層２１との重畳領域近傍における等電位線２３を
示している。図１２と図１４との比較からも明らかな様
に、第２〜第４実施例では、この重畳領域における電界
の集中が緩和されている。従って、より低濃度のＳｉ基
板１１側へ空乏層が伸びてドレイン拡散層１６側には比
較的弱い電界しか印加されない拡散層１７のうちで深い
部分においてアバランシェ降伏が生じるので、耐圧が高
い。
と拡散層２１との重畳領域近傍における等電位線２３を
示している。図１２と図１４との比較からも明らかな様
に、第２〜第４実施例では、この重畳領域における電界
の集中が緩和されている。従って、より低濃度のＳｉ基
板１１側へ空乏層が伸びてドレイン拡散層１６側には比
較的弱い電界しか印加されない拡散層１７のうちで深い
部分においてアバランシェ降伏が生じるので、耐圧が高
い。
【００３９】なお、以上の第１〜第５実施例の何れにお
いても、電極１４ｂがコンタクト孔２６内で配線２７を
介してドレイン拡散層１６に電気的に接続しているが、
電極１４ｂがドレイン拡散層１６と等電位であればよ
く、必ずしも第１〜第５実施例の様に接続されている必
要はない。
いても、電極１４ｂがコンタクト孔２６内で配線２７を
介してドレイン拡散層１６に電気的に接続しているが、
電極１４ｂがドレイン拡散層１６と等電位であればよ
く、必ずしも第１〜第５実施例の様に接続されている必
要はない。
【００４０】また、以上の第１〜第５実施例の何れにお
いても、膜厚が２００ｎｍの多結晶Ｓｉ膜１４からゲー
ト電極１４ａ及び電極１４ｂを形成しているが、多結晶
Ｓｉ膜１４の膜厚が２００ｎｍ以外であってもよく、多
結晶Ｓｉ膜１４以外の導電膜を用いてもよい。
いても、膜厚が２００ｎｍの多結晶Ｓｉ膜１４からゲー
ト電極１４ａ及び電極１４ｂを形成しているが、多結晶
Ｓｉ膜１４の膜厚が２００ｎｍ以外であってもよく、多
結晶Ｓｉ膜１４以外の導電膜を用いてもよい。
【００４１】また、以上の第１〜第４実施例の何れにお
いても、電極１４ｂがドレイン拡散層１６と等電位にな
っているが、電極１４ｂが浮遊状態であってもよい。こ
の様な構造でも、電極１４ｂによってドレイン拡散層１
６が拡散層２１と直接には接しないので、直接に接して
いる構造に比べると耐圧が高い。
いても、電極１４ｂがドレイン拡散層１６と等電位にな
っているが、電極１４ｂが浮遊状態であってもよい。こ
の様な構造でも、電極１４ｂによってドレイン拡散層１
６が拡散層２１と直接には接しないので、直接に接して
いる構造に比べると耐圧が高い。
【００４２】
【発明の効果】請求項１、２、４の電界効果型半導体装
置では、ドレイン拡散層とチャネルストッパとの間の電
界集中を緩和することができるので、高電圧での駆動を
可能にすることができ、しかも、導電膜のパターニング
が容易であるので、微細化も容易である。
置では、ドレイン拡散層とチャネルストッパとの間の電
界集中を緩和することができるので、高電圧での駆動を
可能にすることができ、しかも、導電膜のパターニング
が容易であるので、微細化も容易である。
【００４３】請求項３の電界効果型半導体装置では、ド
レイン拡散層と素子分離領域との境界部を覆っている導
電膜を、工程を追加することなく形成することができる
ので、コストを増大させることなく高電圧での駆動を可
能にすることができる。
レイン拡散層と素子分離領域との境界部を覆っている導
電膜を、工程を追加することなく形成することができる
ので、コストを増大させることなく高電圧での駆動を可
能にすることができる。
【００４４】請求項５の電界効果型半導体装置では、ド
レイン拡散層とチャネルストッパとの間に、ドレイン拡
散層よりも不純物濃度の低い拡散層を、工程を追加する
ことなく形成することができるので、コストを増大させ
ることなく高電圧での駆動を可能にすることができる。
レイン拡散層とチャネルストッパとの間に、ドレイン拡
散層よりも不純物濃度の低い拡散層を、工程を追加する
ことなく形成することができるので、コストを増大させ
ることなく高電圧での駆動を可能にすることができる。
【図１】本願の発明の第１実施例を示しており、（ａ）
は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置におけ
る側断面図である。
は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置におけ
る側断面図である。
【図２】第１実施例の製造工程の前半を示しており、
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置
における側断面図である。
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置
における側断面図である。
【図３】第１実施例の製造工程の後半を示しており、
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置
における側断面図である。
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置
における側断面図である。
【図４】本願の発明の第２実施例を示しており、（ａ）
は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置におけ
る側断面図である。
は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置におけ
る側断面図である。
【図５】第２実施例の製造工程の前半を示しており、
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置
における側断面図である。
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置
における側断面図である。
【図６】第２実施例の製造工程の後半を示しており、
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置
における側断面図である。
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置
における側断面図である。
【図７】本願の発明の第３実施例を示しており、（ａ）
は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置におけ
る側断面図である。
は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置におけ
る側断面図である。
【図８】第３実施例の製造工程の前半を示しており、
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置
における側断面図である。
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置
における側断面図である。
【図９】第３実施例の製造工程の後半を示しており、
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置
における側断面図である。
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置
における側断面図である。
【図１０】本願の発明の第４実施例を示しており、
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置
における側断面図である。
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置
における側断面図である。
【図１１】本願の発明の第５実施例を示しており、
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置
における側断面図である。
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う位置
における側断面図である。
【図１２】第２〜第４実施例の要部における等電位線を
示す側断面図である。
示す側断面図である。
【図１３】本願の発明の一従来例を示す側断面図であ
る。
る。
【図１４】別の従来例の要部における等電位線を示す側
断面図である。
断面図である。
１１ Ｓｉ基板 １２ ＳｉＯ2 膜 １４ 多結晶Ｓｉ膜 １４ａ ゲート電極 １４ｂ 電極 １６ ドレイン拡散層 １７ 拡散層
Claims (5)
- 【請求項１】 ドレイン拡散層と素子分離領域との境界
部を導電膜が覆っていることを特徴とする電界効果型半
導体装置。 - 【請求項２】 前記導電膜が前記ドレイン拡散層と等電
位であることを特徴とする請求項１記載の電界効果型半
導体装置。 - 【請求項３】 前記導電膜がゲート電極と同一の層から
形成されていることを特徴とする請求項１記載の電界効
果型半導体装置。 - 【請求項４】 前記ドレイン拡散層よりも不純物濃度の
低い拡散層が前記導電膜下の半導体基板に設けられてい
ることを特徴とする請求項１記載の電界効果型半導体装
置。 - 【請求項５】 前記導電膜が前記半導体基板に接してい
ることを特徴とする請求項４記載の電界効果型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11034494A JPH07297379A (ja) | 1994-04-26 | 1994-04-26 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11034494A JPH07297379A (ja) | 1994-04-26 | 1994-04-26 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297379A true JPH07297379A (ja) | 1995-11-10 |
Family
ID=14533383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11034494A Pending JPH07297379A (ja) | 1994-04-26 | 1994-04-26 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297379A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100274341B1 (ko) * | 1997-06-27 | 2001-01-15 | 김영환 | 반도체소자의제조방법 |
-
1994
- 1994-04-26 JP JP11034494A patent/JPH07297379A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100274341B1 (ko) * | 1997-06-27 | 2001-01-15 | 김영환 | 반도체소자의제조방법 |
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