JPH03214674A - 半導体装置 - Google Patents
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- JPH03214674A JPH03214674A JP2030087A JP3008790A JPH03214674A JP H03214674 A JPH03214674 A JP H03214674A JP 2030087 A JP2030087 A JP 2030087A JP 3008790 A JP3008790 A JP 3008790A JP H03214674 A JPH03214674 A JP H03214674A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特に高耐圧電界効果１・ランジ
スタを含む半導体装置に関するものである。
スタを含む半導体装置に関するものである。
従来のこの種の半導体装置として、Ｔ．Ｙａｍａｇｕｃ
ｈｉ＋Ｓ．Ｍｏｒｉｍｏｔｏ（ＴＥＤＭ ’ ８１−２
５５）により示されたドリフトレイヤー付電界効果トラ
ンジスタがある。この概念をＰ型１・ランジスタについ
て第６図に示す。
ｈｉ＋Ｓ．Ｍｏｒｉｍｏｔｏ（ＴＥＤＭ ’ ８１−２
５５）により示されたドリフトレイヤー付電界効果トラ
ンジスタがある。この概念をＰ型１・ランジスタについ
て第６図に示す。
すなわち、この第６図における、符号（１）はソース電
極、（２）はゲー１・電極、（３）はドリフトレイヤー
（４）はドレイン電極であり、また（５）はＮ型シリコ
ン基板、（７）は選択酸化膜（Ｓ Ｏ Ｐ） 、（９）
はドリフトレイヤー低濃度Ｐ型部、α０）はゲート酸化
膜、αυはソース高濃度Ｐ型部、（＋２）はドレイン高
濃度Ｐ型部である。
極、（２）はゲー１・電極、（３）はドリフトレイヤー
（４）はドレイン電極であり、また（５）はＮ型シリコ
ン基板、（７）は選択酸化膜（Ｓ Ｏ Ｐ） 、（９）
はドリフトレイヤー低濃度Ｐ型部、α０）はゲート酸化
膜、αυはソース高濃度Ｐ型部、（＋２）はドレイン高
濃度Ｐ型部である。
そしてこのトランジスタの製造工程としては、まず３Ω
・ｃｍ以上の高抵抗Ｎ型基板（５）に５００人程度の酸
化シリコン膜、１０００人程度の窒化シリコン膜を順次
に成長させ、ホトレジストマスクを用いてこの窒化シリ
コン膜をエソチングしてから、さらにこのホトレジスト
をマスクに１０′３／ｃｍ２程度の低濃度のボロン注入
を行なってドリフトレイヤー低濃度Ｐ型部（９）を形成
する。ついで前記ホトレジストマスクを除去したのち、
前記窒化シリコン膜をマスクに選択酸化を行なって選択
酸化膜（ＳＯＰ）（７）を形成する。次に前記窒化シリ
コン膜を除去した上でゲート酸化膜００を形成し、かつ
このゲート酸化膜α０）上の一部からドリフトレイヤー
（３）部の選択酸化膜（７）上の一部にかけ連続してゲ
ート電極（２）を形成する。続いて前記ゲート電極（２
）上のレジストおよび選択酸化膜（７）をマスクに１０
”／ｃｍ２程度の密度でボロン注入を行ない、ソース高
濃度Ｐ型部αυを形成してアニールする。その後、さら
に前記基板（５）の全面にスムースコート膜としてのＣ
ＶＤ酸化シリコン膜を形成し、かつこれにコンタクト穴
をあけてから、電極配線、ソース電極（１）およびドレ
イン電極（４）を形成するのである。
・ｃｍ以上の高抵抗Ｎ型基板（５）に５００人程度の酸
化シリコン膜、１０００人程度の窒化シリコン膜を順次
に成長させ、ホトレジストマスクを用いてこの窒化シリ
コン膜をエソチングしてから、さらにこのホトレジスト
をマスクに１０′３／ｃｍ２程度の低濃度のボロン注入
を行なってドリフトレイヤー低濃度Ｐ型部（９）を形成
する。ついで前記ホトレジストマスクを除去したのち、
前記窒化シリコン膜をマスクに選択酸化を行なって選択
酸化膜（ＳＯＰ）（７）を形成する。次に前記窒化シリ
コン膜を除去した上でゲート酸化膜００を形成し、かつ
このゲート酸化膜α０）上の一部からドリフトレイヤー
（３）部の選択酸化膜（７）上の一部にかけ連続してゲ
ート電極（２）を形成する。続いて前記ゲート電極（２
）上のレジストおよび選択酸化膜（７）をマスクに１０
”／ｃｍ２程度の密度でボロン注入を行ない、ソース高
濃度Ｐ型部αυを形成してアニールする。その後、さら
に前記基板（５）の全面にスムースコート膜としてのＣ
ＶＤ酸化シリコン膜を形成し、かつこれにコンタクト穴
をあけてから、電極配線、ソース電極（１）およびドレ
イン電極（４）を形成するのである。
ここでこのトランジスタの構成においては、ドレイン電
極（４）に高電圧を印加すると、空乏層がゲート酸化膜
αＧ）直下のチャネル部の端からドリフトレイヤー低濃
度Ｐ型部（９）内に拡がって行き、このようにしてこの
空乏層によりソース電極（１）とドレイン電極（４）間
の電位差の耐圧がほぼ決定される。
極（４）に高電圧を印加すると、空乏層がゲート酸化膜
αＧ）直下のチャネル部の端からドリフトレイヤー低濃
度Ｐ型部（９）内に拡がって行き、このようにしてこの
空乏層によりソース電極（１）とドレイン電極（４）間
の電位差の耐圧がほぼ決定される。
またドリフトレイヤー（３）部の選択酸化膜（７）はゲ
ート電極（２）とドレイン電極（４）との耐圧を向上さ
せると共に、前記空乏層に印加される電界を均一化する
働きをしている。そしてこのトランジスタでの動作は、
ゲート電極（２）がしきい値電圧を越えると、ゲート酸
化膜α０）直下のチャネルがオン状態となってホールが
流れ始め、これが前記空乏層内を経てドレイン高濃度Ｐ
型部■に達することによってなされるのである。
ート電極（２）とドレイン電極（４）との耐圧を向上さ
せると共に、前記空乏層に印加される電界を均一化する
働きをしている。そしてこのトランジスタでの動作は、
ゲート電極（２）がしきい値電圧を越えると、ゲート酸
化膜α０）直下のチャネルがオン状態となってホールが
流れ始め、これが前記空乏層内を経てドレイン高濃度Ｐ
型部■に達することによってなされるのである。
しかしながらこのような従来例によるドリフトレイヤー
付電界効果トランジスタにおいては、前記したように、
ソース電極（１１とドレイン電極（４）との耐圧が空乏
層の耐圧によってほぼ決定されるために、もし何らかの
原因によりドレイン電極（４）にサージ電圧が加えられ
て、これが空乏層の耐圧を越えるような場合には、ゲー
ト酸化膜００）が容易に破壊されてしまうという不都合
があって好ましくないものであった。
付電界効果トランジスタにおいては、前記したように、
ソース電極（１１とドレイン電極（４）との耐圧が空乏
層の耐圧によってほぼ決定されるために、もし何らかの
原因によりドレイン電極（４）にサージ電圧が加えられ
て、これが空乏層の耐圧を越えるような場合には、ゲー
ト酸化膜００）が容易に破壊されてしまうという不都合
があって好ましくないものであった。
本発明は従来のこのような欠点に鑑み、半導体基板に組
み込まれる高耐圧電界効果トランジスタの部分に、基板
とは反対導電形の拡散領域（以下タブ（ｔａｂ）と略称
する）を設け、このタブとドレイン電極との耐圧を、ソ
ース電極とドレイン電極との耐圧よりも低《して、ゲー
ト酸化膜を保護し、ソース領域の幅をドリフト領域の幅
よりも広くするようにしたものである。
み込まれる高耐圧電界効果トランジスタの部分に、基板
とは反対導電形の拡散領域（以下タブ（ｔａｂ）と略称
する）を設け、このタブとドレイン電極との耐圧を、ソ
ース電極とドレイン電極との耐圧よりも低《して、ゲー
ト酸化膜を保護し、ソース領域の幅をドリフト領域の幅
よりも広くするようにしたものである。
本発明による半導体装置は、耐サージ性が格段に向上し
、またゲート長の制御が不可能となることもない。
、またゲート長の制御が不可能となることもない。
以下、本発明に係る半導体装置の実施例につき、第１図
ないし第５図を参照して詳細に説明する。
ないし第５図を参照して詳細に説明する。
第１図は本発明の一実施例を適用した半導体装置、ここ
ではドリフトレイヤー付電界効果トランジスタの概要構
成を示している。この第１図実施例装置において前記第
６図従来例装置と同一符号は同一または相当部分を示し
ており、また符号（５）はＰ型シリコン基板、（６）は
Ｎ型タブである。
ではドリフトレイヤー付電界効果トランジスタの概要構
成を示している。この第１図実施例装置において前記第
６図従来例装置と同一符号は同一または相当部分を示し
ており、また符号（５）はＰ型シリコン基板、（６）は
Ｎ型タブである。
そしてこの第１図実施例でのトランジスタの製造工程と
しては、まずＰ型基板（５）上に５００人程度の酸化シ
リコン膜を成長させ、その高耐圧トランジスタ該当部分
に対し、ホトレジストマスクを用いて１０Ｉ２／Ｃｍ２
程度の密度のリンをイオン注入させ、かつ熱拡散してＮ
型のタブ（６）を形成するもので、以後は前記第６図従
来例と同様の工程により、このタブ（６）上に高耐圧電
界効果トランジスタを構成させるが、このときそのソー
ス電極（１）とドレイン電極（４）との間の耐圧よりも
、タブ（６）とドレイン高濃度Ｐ型部（自）との接合逆
耐圧の方が低くなるように、このタブ（６）の不純物濃
度を決定しておく。
しては、まずＰ型基板（５）上に５００人程度の酸化シ
リコン膜を成長させ、その高耐圧トランジスタ該当部分
に対し、ホトレジストマスクを用いて１０Ｉ２／Ｃｍ２
程度の密度のリンをイオン注入させ、かつ熱拡散してＮ
型のタブ（６）を形成するもので、以後は前記第６図従
来例と同様の工程により、このタブ（６）上に高耐圧電
界効果トランジスタを構成させるが、このときそのソー
ス電極（１）とドレイン電極（４）との間の耐圧よりも
、タブ（６）とドレイン高濃度Ｐ型部（自）との接合逆
耐圧の方が低くなるように、このタブ（６）の不純物濃
度を決定しておく。
従ってこの第１図実施例での高耐圧電界効果トランジス
タにおいては、何らかの理由によりドレイン電極（４）
にザージ電圧が印加されたとすると、サージの立上りの
速い部分に対しては、静電容量分圧が支配的であるため
に、従来例でのように基板（５）に直接接しているドレ
イン高濃度Ｐ型部（自）の接合容量よりも、この実施例
でのタブ（６）に接している接合容量の方が大きく、実
際にドレインに印加される電圧はこの実施例での方が低
くなる。またこれよりも遅い立上りの負のサージに対し
ては、この実施例の場合、ソース電極（１）とドレイン
電極（４）との間の耐圧よりも、タブ（６）とドレイン
電極（４）との耐圧の方が低いために、ドリフトレイヤ
ー（３）とゲート酸化膜αω下とのチャネル部分に発生
する空乏層が耐圧を越えてゲート酸化膜α０）を破壊す
る以前に、ドレイン電極（４）に印加される電荷がタブ
（６）に流れて、このゲート酸化膜α０）を保護し得る
。
タにおいては、何らかの理由によりドレイン電極（４）
にザージ電圧が印加されたとすると、サージの立上りの
速い部分に対しては、静電容量分圧が支配的であるため
に、従来例でのように基板（５）に直接接しているドレ
イン高濃度Ｐ型部（自）の接合容量よりも、この実施例
でのタブ（６）に接している接合容量の方が大きく、実
際にドレインに印加される電圧はこの実施例での方が低
くなる。またこれよりも遅い立上りの負のサージに対し
ては、この実施例の場合、ソース電極（１）とドレイン
電極（４）との間の耐圧よりも、タブ（６）とドレイン
電極（４）との耐圧の方が低いために、ドリフトレイヤ
ー（３）とゲート酸化膜αω下とのチャネル部分に発生
する空乏層が耐圧を越えてゲート酸化膜α０）を破壊す
る以前に、ドレイン電極（４）に印加される電荷がタブ
（６）に流れて、このゲート酸化膜α０）を保護し得る
。
そしてさらに正のサージが印加されたときにも、タブ（
６）のシート抵抗の方が基板（５）のそれよりも低いた
めに、より良い保護を行なうことができるのである。
６）のシート抵抗の方が基板（５）のそれよりも低いた
めに、より良い保護を行なうことができるのである。
なお、前記第１図実施例では、Ｐ型のシリコン基板を用
いたが、Ｎ型のシリコン基板を用い、これにＰ型のタブ
を設けて、Ｎ型の高耐圧電界効果トランジスタを含む半
導体装置を構成させても、またＰ型シリコン基板全面に
Ｎ型タブ、あるいはＮ型シリコン基板全面にＰ型タブを
設けても、それぞれに同様の効果を奏し得ることは勿論
である。
いたが、Ｎ型のシリコン基板を用い、これにＰ型のタブ
を設けて、Ｎ型の高耐圧電界効果トランジスタを含む半
導体装置を構成させても、またＰ型シリコン基板全面に
Ｎ型タブ、あるいはＮ型シリコン基板全面にＰ型タブを
設けても、それぞれに同様の効果を奏し得ることは勿論
である。
続いて本発明をＣＭＯＳ （相補型電界効果トランジス
タ）構成の半導体装置に適用した場合について、その一
実施例による製造工程を第２図（ａ）ないしｔｅｌ）に
示す。この実施例においては、特に本発明を適用するＣ
ＭＯＳ構成の半導体装置の製造工程数が、通常すなわち
高耐圧トランジスタを含まないＣＭＯＳ構成の半導体装
置の製造工程数と同一であって、その工程を何等変更せ
ずに実施可能であることをあらわしている。
タ）構成の半導体装置に適用した場合について、その一
実施例による製造工程を第２図（ａ）ないしｔｅｌ）に
示す。この実施例においては、特に本発明を適用するＣ
ＭＯＳ構成の半導体装置の製造工程数が、通常すなわち
高耐圧トランジスタを含まないＣＭＯＳ構成の半導体装
置の製造工程数と同一であって、その工程を何等変更せ
ずに実施可能であることをあらわしている。
この第２図実施例においても前記第１図実施例と同一符
号は同一または相当部分を示している。
号は同一または相当部分を示している。
この実施例では、まずＰ型基板（５）に５００人程度の
酸化シリコン膜を成長させ、その高耐圧トランジスタ該
当部分に対し、ホトレジストマスクを用いて１ ０ ”
／ ｃ ｍ２程度の密度のリンをイオン注入させ、かつ
レジスト除去後に熱拡散して基板（５）よりも高濃度の
Ｎ型のタブ（６）を形成し、また残りの酸化シリコン膜
を除去する（第２図（ａ））。ついで前記基板（５）上
に５００人程度の酸化シリコン膜Ｃ（Ｏ、さらに窒化シ
リコン膜（１７１を順次に形成してから、ホトレジスト
マスク０８）を用いて素子分離用およびドリフトレイヤ
ー用の選択酸化膜（ＳＯＰ）（７）形成領域部分に該当
する窒化シリコン膜０ηを選択的に除去する（第２図（
ｂ））。次に素子分離用のホトレジストマスクα９）を
用いて、Ｎ型電界効果トランジスタ形成部としての素子
分離用低濃度Ｐ型部（８）およびドリフトレイヤー低濃
度Ｐ型部（９）にそれぞれ同時に素子分離用のボロン注
入ｅｍを行なう（第２図（Ｃ））。続いて前記各ホトレ
ジストマスクα［０，０９）を除去したのち、酸素また
はＨ．Ｏを熱拡散して窒化シリコン膜αηのない領域に
選択酸化膜（ＳＯＰ）（７）を形成するが、このとき同
時に素子分離用の（ＳＯＰ）とドリフトレイヤーの（Ｓ
ｏｑ Ｐ）も形成される（第２図（ｄ））。さらに窒化シリコ
ン膜αＤを除去し、かつチャネル注入を行なったのち、
酸化シリコン膜α０を除去してゲート酸化膜［１０）を
形成し、以後、Ｎ型トランジスタのソース，ドレインの
イオン注入工程を除いて前記従来例と同一の工程により
、高耐圧トランジスタを含んだ半導体装置を構成するの
である（第２図（ｅ））。なお、図中（ｌ４）はＮ型電
界効果トランジスタである。
酸化シリコン膜を成長させ、その高耐圧トランジスタ該
当部分に対し、ホトレジストマスクを用いて１ ０ ”
／ ｃ ｍ２程度の密度のリンをイオン注入させ、かつ
レジスト除去後に熱拡散して基板（５）よりも高濃度の
Ｎ型のタブ（６）を形成し、また残りの酸化シリコン膜
を除去する（第２図（ａ））。ついで前記基板（５）上
に５００人程度の酸化シリコン膜Ｃ（Ｏ、さらに窒化シ
リコン膜（１７１を順次に形成してから、ホトレジスト
マスク０８）を用いて素子分離用およびドリフトレイヤ
ー用の選択酸化膜（ＳＯＰ）（７）形成領域部分に該当
する窒化シリコン膜０ηを選択的に除去する（第２図（
ｂ））。次に素子分離用のホトレジストマスクα９）を
用いて、Ｎ型電界効果トランジスタ形成部としての素子
分離用低濃度Ｐ型部（８）およびドリフトレイヤー低濃
度Ｐ型部（９）にそれぞれ同時に素子分離用のボロン注
入ｅｍを行なう（第２図（Ｃ））。続いて前記各ホトレ
ジストマスクα［０，０９）を除去したのち、酸素また
はＨ．Ｏを熱拡散して窒化シリコン膜αηのない領域に
選択酸化膜（ＳＯＰ）（７）を形成するが、このとき同
時に素子分離用の（ＳＯＰ）とドリフトレイヤーの（Ｓ
ｏｑ Ｐ）も形成される（第２図（ｄ））。さらに窒化シリコ
ン膜αＤを除去し、かつチャネル注入を行なったのち、
酸化シリコン膜α０を除去してゲート酸化膜［１０）を
形成し、以後、Ｎ型トランジスタのソース，ドレインの
イオン注入工程を除いて前記従来例と同一の工程により
、高耐圧トランジスタを含んだ半導体装置を構成するの
である（第２図（ｅ））。なお、図中（ｌ４）はＮ型電
界効果トランジスタである。
すなわち、このようにして第２図実施例では、素子分離
用の低濃度Ｐ型部（８）および選択酸化膜（ＳＯＰ）（
７＞と、ドリフトレイヤーの低濃度Ｐ型部（９）および
選択酸化膜（ＳＯＰ）（７）とは、これをそれぞれに同
一工程により形成するために、工程数を何等増加させず
に高集積、高性能の高耐圧Ｐ型トランジスタを含むＣＭ
ＯＳ構成の半導体装置を、通常のこれを含まないＣＭＯ
Ｓ構成の半導体装置と同一工程で製造することができる
のである。
用の低濃度Ｐ型部（８）および選択酸化膜（ＳＯＰ）（
７＞と、ドリフトレイヤーの低濃度Ｐ型部（９）および
選択酸化膜（ＳＯＰ）（７）とは、これをそれぞれに同
一工程により形成するために、工程数を何等増加させず
に高集積、高性能の高耐圧Ｐ型トランジスタを含むＣＭ
ＯＳ構成の半導体装置を、通常のこれを含まないＣＭＯ
Ｓ構成の半導体装置と同一工程で製造することができる
のである。
またここで、このように素子分離用の低濃度Ｐ型部（８
）とドリフトレイヤーの低濃度Ｐ型部（９）とを同一工
程で同時に形成できる理由の一つは、ドリ１０ フトレイヤーの低濃度Ｐ型部（９）の不純物濃度が、素
子分離用の低濃度Ｐ型部（８）の不純物濃度にほぼ等し
いときに最適の性能を発揮できるからである。
）とドリフトレイヤーの低濃度Ｐ型部（９）とを同一工
程で同時に形成できる理由の一つは、ドリ１０ フトレイヤーの低濃度Ｐ型部（９）の不純物濃度が、素
子分離用の低濃度Ｐ型部（８）の不純物濃度にほぼ等し
いときに最適の性能を発揮できるからである。
その実験データとして、ドリフトレイヤーの低濃度Ｐ型
部（９）形成のためのボロン注入量を変えたときのトラ
ンジスタ特性曲線の変化を第３図（ａ）ないし（ｅ）に
示してある。そしてこのときの条件としては前記第２図
（ｅ）中に示されているドリフト長（２１）が４μｍ、
ゲート長（２２）が同様に４μｍ、ゲート幅が１００μ
ｍ、ゲート酸化膜α０の厚みが６００人で、ポロン注入
量は、第３図（ａ）が３．５Ｘ１０′″／ ｃ ｍ ”
、同図（ｂｌが５ ．Ｑｘ １ ０ ′３７ ｃ ｍ”
、同図（Ｃ）が８．ＯＸ １ ０′３／Ｃｍ２である。
部（９）形成のためのボロン注入量を変えたときのトラ
ンジスタ特性曲線の変化を第３図（ａ）ないし（ｅ）に
示してある。そしてこのときの条件としては前記第２図
（ｅ）中に示されているドリフト長（２１）が４μｍ、
ゲート長（２２）が同様に４μｍ、ゲート幅が１００μ
ｍ、ゲート酸化膜α０の厚みが６００人で、ポロン注入
量は、第３図（ａ）が３．５Ｘ１０′″／ ｃ ｍ ”
、同図（ｂｌが５ ．Ｑｘ １ ０ ′３７ ｃ ｍ”
、同図（Ｃ）が８．ＯＸ １ ０′３／Ｃｍ２である。
第３図（Ｃｌでは、ドレイン電極（４）とソース電極（
１）との電位差が４０Ｖを越えるとバイポーラ動作が始
まって急に電流が増加しており、またこの電位差が４０
Ｖ以下でもドレイン電流が増加する傾向にある。この傾
向は空乏層がドリフトレイヤーの低濃度Ｐ型部（９）よ
りもチャネル領域の方に多く伸びて実効ゲート長が短く
なっており、従ってこの１ １ ときには高耐圧化のためのドリフトレイヤーの意味があ
まりないことを示している。また第３図（ｂ）のときは
、ドレイン電極（４）とソース電極（３）との電位差が
７０Ｖ以下，２０Ｖ以上の間で増加すると、そのドレイ
ン電流が少し増加する傾向にある。すなわち、チャネル
領域に空乏層が拡がっていることを示している。さらに
第３図（ａ）においては、空乏層が殆どドリフトレイヤ
ーの方に伸びていることを示している。
１）との電位差が４０Ｖを越えるとバイポーラ動作が始
まって急に電流が増加しており、またこの電位差が４０
Ｖ以下でもドレイン電流が増加する傾向にある。この傾
向は空乏層がドリフトレイヤーの低濃度Ｐ型部（９）よ
りもチャネル領域の方に多く伸びて実効ゲート長が短く
なっており、従ってこの１ １ ときには高耐圧化のためのドリフトレイヤーの意味があ
まりないことを示している。また第３図（ｂ）のときは
、ドレイン電極（４）とソース電極（３）との電位差が
７０Ｖ以下，２０Ｖ以上の間で増加すると、そのドレイ
ン電流が少し増加する傾向にある。すなわち、チャネル
領域に空乏層が拡がっていることを示している。さらに
第３図（ａ）においては、空乏層が殆どドリフトレイヤ
ーの方に伸びていることを示している。
そしてまた第３図（ａ）と（ｂ）とにおいては、そのリ
ニア領域の電流値も飽和領域の電流値も相互にほぼ等し
く、その特性も最適化されていることから従ってドリフ
トレイヤーの低濃度Ｐ型部（９）の形成のための最適な
ボロン注入量としては、おおよそ３ ．５〜５ ．Ｑｘ
１ ０ ′３７ ｃ ｍ”を挙げることができ、この
範囲内であれば問題がないと言える。また、一方、素子
分離用の低濃度Ｐ型部（８）の不純物濃度は、選択酸化
膜（ＳＯＰ）（？）上に必然的に形成されるフィールド
トランジスタのしきい値と、Ｎ型高濃度部．素子分離用
の低濃度Ｐ型部（８）間との耐１ ２ 圧によって決まり、通常は共に２０Ｖ前後に設定される
。そしてそのときにこの素子分離用の低濃度Ｐ型部（８
）を形成するためのボロン注入量は３．５×１０′３／
Ｃｍ２前後である。よってドリフトレイヤーの低濃度Ｐ
型部（９）を形成するためのボロン注入量と、素子分離
用の低濃度Ｐ型部（８）を形成するためのポロン注入と
を同一量、すなわち３．５×１０′３／Ｃｍ２に設定で
きるのである。
ニア領域の電流値も飽和領域の電流値も相互にほぼ等し
く、その特性も最適化されていることから従ってドリフ
トレイヤーの低濃度Ｐ型部（９）の形成のための最適な
ボロン注入量としては、おおよそ３ ．５〜５ ．Ｑｘ
１ ０ ′３７ ｃ ｍ”を挙げることができ、この
範囲内であれば問題がないと言える。また、一方、素子
分離用の低濃度Ｐ型部（８）の不純物濃度は、選択酸化
膜（ＳＯＰ）（？）上に必然的に形成されるフィールド
トランジスタのしきい値と、Ｎ型高濃度部．素子分離用
の低濃度Ｐ型部（８）間との耐１ ２ 圧によって決まり、通常は共に２０Ｖ前後に設定される
。そしてそのときにこの素子分離用の低濃度Ｐ型部（８
）を形成するためのボロン注入量は３．５×１０′３／
Ｃｍ２前後である。よってドリフトレイヤーの低濃度Ｐ
型部（９）を形成するためのボロン注入量と、素子分離
用の低濃度Ｐ型部（８）を形成するためのポロン注入と
を同一量、すなわち３．５×１０′３／Ｃｍ２に設定で
きるのである。
さらにまた前記各実施例での高耐圧電界効果トランジス
タにおいては、ゲート電極（２）およびドリフトレイヤ
ー（３）により、ドレイン高濃度Ｐ型部（ロ）を取り囲
むように、すなわち環状に形成するのが一般的であるが
、ゲート電極（２）を直線状に形成することもできる。
タにおいては、ゲート電極（２）およびドリフトレイヤ
ー（３）により、ドレイン高濃度Ｐ型部（ロ）を取り囲
むように、すなわち環状に形成するのが一般的であるが
、ゲート電極（２）を直線状に形成することもできる。
しかしこの場合、その製造工程でのマスク合わせ精度の
関係から次のような制約を生ずる。
関係から次のような制約を生ずる。
このための状況を第４図実施例に示す。この第４図実施
例においても前記第１図および第２図実施例と同一符号
は同一または相当部分を示しており、また符号（２３）
は前記電界効果トランジスタの１３ 電流の流れる方向に垂直な方向のドレインの長さ（ドレ
イン幅）、（２４）は同上方向のソースの長さ（ソース
幅） 、（２５）は同上方向のドリフトＩ／イヤーの長
さ（ドリフトレイヤー幅） 、（２６）はマスクずれし
た素子分離用のホトレジストマスク、（２７）はマスク
ずれによるゲート長である。
例においても前記第１図および第２図実施例と同一符号
は同一または相当部分を示しており、また符号（２３）
は前記電界効果トランジスタの１３ 電流の流れる方向に垂直な方向のドレインの長さ（ドレ
イン幅）、（２４）は同上方向のソースの長さ（ソース
幅） 、（２５）は同上方向のドリフトＩ／イヤーの長
さ（ドリフトレイヤー幅） 、（２６）はマスクずれし
た素子分離用のホトレジストマスク、（２７）はマスク
ずれによるゲート長である。
この第４図実施例において、今、仮にドリフトレイヤー
幅（２５）がソース幅（２４）と一致して設計されてい
る場合には、常に発生するマスクずれに伴い、このマス
クずれした素子分離用のホトレジストマス久（２６）の
ために、ドリフトレイヤー（３）の端部がソース領域の
端部からはみ出して、このマスクずれによるゲート長（
２７）が所期のゲーＩ・長よりも短くなり、ゲート長の
制御ができなくなるおそれがある。そこでこの実施例で
はソース幅（２４）よりもドリフトレイヤー幅（２５）
を短く設定してこれを改善している。また別にドレイン
高濃度Ｐ型部（自）の端部での耐圧が低下するから、同
Ｐ型部α２）の周辺に低濃度のＰ型部を形成しなければ
ならない。
幅（２５）がソース幅（２４）と一致して設計されてい
る場合には、常に発生するマスクずれに伴い、このマス
クずれした素子分離用のホトレジストマス久（２６）の
ために、ドリフトレイヤー（３）の端部がソース領域の
端部からはみ出して、このマスクずれによるゲート長（
２７）が所期のゲーＩ・長よりも短くなり、ゲート長の
制御ができなくなるおそれがある。そこでこの実施例で
はソース幅（２４）よりもドリフトレイヤー幅（２５）
を短く設定してこれを改善している。また別にドレイン
高濃度Ｐ型部（自）の端部での耐圧が低下するから、同
Ｐ型部α２）の周辺に低濃度のＰ型部を形成しなければ
ならない。
従ってここでもこの実施例では素子分離用のホ１・１４
レジスｌ・マスクα■をドレイン高濃度Ｐ型部側の外側
に設け、ソース幅（２４）よりもドレイン幅（２３）を
短く設定してこれを改善している。すなわち、このよう
にしてゲート電極（２）を直線状に形成し得るのである
。
に設け、ソース幅（２４）よりもドレイン幅（２３）を
短く設定してこれを改善している。すなわち、このよう
にしてゲート電極（２）を直線状に形成し得るのである
。
ところで、前記した本発明を適用するに際しては次の述
べる点に注意する必要がある。すなわち、前記高耐圧電
界効果１・ランジスタにおいて、ドレイン電極（４）を
外部のパッド部に取り出すための配線は、必然的にＮ型
タブ（６）の上部の選択酸化膜（７）上を横切ることに
なり、そして一方、前記ドレイン電極（４）の電位は大
きく負の方に振れている。従って前記ドレイン電極（４
）の配線下のＮ型タブ（６）の表面がＰ型に反転する場
合があり、この反転したＰ型表面を介して、ソース高濃
度Ｐ型部０υまたはドレイン高濃度Ｐ型部（ロ）と、Ｐ
型シリコン基板（５）または素子分離用低濃度Ｐ型部（
８）とが短絡する危険性がある。そしてこの欠点を解決
するためには、ドレイン電極（４）の配線下のＮ型タブ
（６）上にチャネルカソト領域を設ければよい。
べる点に注意する必要がある。すなわち、前記高耐圧電
界効果１・ランジスタにおいて、ドレイン電極（４）を
外部のパッド部に取り出すための配線は、必然的にＮ型
タブ（６）の上部の選択酸化膜（７）上を横切ることに
なり、そして一方、前記ドレイン電極（４）の電位は大
きく負の方に振れている。従って前記ドレイン電極（４
）の配線下のＮ型タブ（６）の表面がＰ型に反転する場
合があり、この反転したＰ型表面を介して、ソース高濃
度Ｐ型部０υまたはドレイン高濃度Ｐ型部（ロ）と、Ｐ
型シリコン基板（５）または素子分離用低濃度Ｐ型部（
８）とが短絡する危険性がある。そしてこの欠点を解決
するためには、ドレイン電極（４）の配線下のＮ型タブ
（６）上にチャネルカソト領域を設ければよい。
１５
このための実施例を第５図に示す。この第５図実施例に
おいても前記第１図，第２図および第４図実施例と同一
符号は同一または相当部分を示しており、また符号０■
はチャネルカット用高濃度Ｎ型部である。
おいても前記第１図，第２図および第４図実施例と同一
符号は同一または相当部分を示しており、また符号０■
はチャネルカット用高濃度Ｎ型部である。
すなわち、この第５図実施例において、チャネルカット
用高濃度Ｎ型部α■はドレイン電極（４）の配線下を横
切るようにＮ型タブ（６）上に形成されており、従って
このドレイン電極（４）が大きく負になった場合、ドレ
イン高濃度Ｐ型部（６）またはソース高濃度Ｐ型部（１
１＞と、チャネルカソト用高濃度Ｎ型部α勇と、Ｎ型タ
ブ（６）と、素子分離用低濃度Ｐ型部（８）またはＰ型
シリコン基板（５）とのそれぞれの上を順に横切るドレ
イン電極｛４｝の配線により、Ｎ型タブ（６）の表面が
Ｐ型に反転することがあっても、チャネルカソト用高掘
度Ｎ型部（１３］の表面不純物濃度が高くてこれがＰ型
に反転するようなことはなく、このようにドレイン電極
（４）の配線下でＰ型が連続されていないために、ドレ
イン高濃度Ｐ型部α巧またはソース高濃度Ｐ型部（１υ
と、素子分離用低濃度１６ Ｐ型部（８）またはＰ型シリコン基板（５）とが短絡す
るおそれを完全に除去できるのである。
用高濃度Ｎ型部α■はドレイン電極（４）の配線下を横
切るようにＮ型タブ（６）上に形成されており、従って
このドレイン電極（４）が大きく負になった場合、ドレ
イン高濃度Ｐ型部（６）またはソース高濃度Ｐ型部（１
１＞と、チャネルカソト用高濃度Ｎ型部α勇と、Ｎ型タ
ブ（６）と、素子分離用低濃度Ｐ型部（８）またはＰ型
シリコン基板（５）とのそれぞれの上を順に横切るドレ
イン電極｛４｝の配線により、Ｎ型タブ（６）の表面が
Ｐ型に反転することがあっても、チャネルカソト用高掘
度Ｎ型部（１３］の表面不純物濃度が高くてこれがＰ型
に反転するようなことはなく、このようにドレイン電極
（４）の配線下でＰ型が連続されていないために、ドレ
イン高濃度Ｐ型部α巧またはソース高濃度Ｐ型部（１υ
と、素子分離用低濃度１６ Ｐ型部（８）またはＰ型シリコン基板（５）とが短絡す
るおそれを完全に除去できるのである。
以上説明したように本発明は、半導体基板上のタブ内に
高耐圧電界効果トランジスタを形成させるようにしたの
で、耐サージ性を格段に向上できる。
高耐圧電界効果トランジスタを形成させるようにしたの
で、耐サージ性を格段に向上できる。
また、素子分離用のドリフト領域および選択酸化膜と、
高耐圧電界効果トランジスタのドリフト領域および選択
酸化膜とを同一工程で形成すれば、従来構成のＣＭＯＳ
半導体装置に対してもその製造工程を何等変更もしくは
増加させずに適用することが可能である。
高耐圧電界効果トランジスタのドリフト領域および選択
酸化膜とを同一工程で形成すれば、従来構成のＣＭＯＳ
半導体装置に対してもその製造工程を何等変更もしくは
増加させずに適用することが可能である。
さらに、高耐圧電界効果トランジスタのゲート電極を直
線状に形成すれば、その小形化に有利である。
線状に形成すれば、その小形化に有利である。
さらに、ソース領域の幅をドリフト領域の幅よりも広く
したことにより、マスクずれが発生してもドレイン領域
の端部がソース領域の端部からはみ出ずこともなく、ゲ
ート長の制御が不能になる１７ ことがなくなる。
したことにより、マスクずれが発生してもドレイン領域
の端部がソース領域の端部からはみ出ずこともなく、ゲ
ート長の制御が不能になる１７ ことがなくなる。
第１図は本発明の一実施例による半導体装置の概要構成
を示す断面図、第２図（ａ）ないし（ｅｌば本発明の一
実施例をＣＭＯＳ構成の半導体装置に適用する場合の製
造工程を順次に示すそれぞれ断面図、第３図＋ａｌない
し（Ｃ）は第１図のトランジスタのドリフトレイヤーの
低濃度Ｐ型部の不純物濃度を変更した場合のそれぞれ特
性図、第４図および第５図はそれぞれに他の実施例によ
る第１図の半導体装置の概要構成を示す断面図、第６図
は従来例による高耐圧電界効果トランジスタを含む半導
体装置の概要を示す断面図である。 （１）・・・ソース電極、（２）・・・ゲート電極、（
３）・・・ドリフトレイヤー、（４）・・・ドレイン電
極、（５）・・・Ｐ型シリコン基板、（６）・・・Ｎ型
タプ、（７）・・・選択酸化膜（ＳＯＰ）（８）・・・
素子分離用低濃度Ｐ型部、（９）・・・ドリフトレイヤ
ー低濃度Ｐ型部、００・・・ゲート酸化膜、０υ・・・
ソース高濃度Ｐ型部、（１２）・・・ドレイン高濃度Ｐ
型部、０３）・・・チャネルカソト用高濃度Ｎ型部、α
ａ・・・Ｎ型電界１８ 効果トランジスタ、α０・・・酸化シリコン膜、Ｑ７）
・・・窒化シリコン膜、αｅ・・・ホトレジストマスク
、０つ・・・素子分離用ホトレジストマスク。 代 理 人 大 岩 増 雄 １ ９ 手続補正書（方式）
を示す断面図、第２図（ａ）ないし（ｅｌば本発明の一
実施例をＣＭＯＳ構成の半導体装置に適用する場合の製
造工程を順次に示すそれぞれ断面図、第３図＋ａｌない
し（Ｃ）は第１図のトランジスタのドリフトレイヤーの
低濃度Ｐ型部の不純物濃度を変更した場合のそれぞれ特
性図、第４図および第５図はそれぞれに他の実施例によ
る第１図の半導体装置の概要構成を示す断面図、第６図
は従来例による高耐圧電界効果トランジスタを含む半導
体装置の概要を示す断面図である。 （１）・・・ソース電極、（２）・・・ゲート電極、（
３）・・・ドリフトレイヤー、（４）・・・ドレイン電
極、（５）・・・Ｐ型シリコン基板、（６）・・・Ｎ型
タプ、（７）・・・選択酸化膜（ＳＯＰ）（８）・・・
素子分離用低濃度Ｐ型部、（９）・・・ドリフトレイヤ
ー低濃度Ｐ型部、００・・・ゲート酸化膜、０υ・・・
ソース高濃度Ｐ型部、（１２）・・・ドレイン高濃度Ｐ
型部、０３）・・・チャネルカソト用高濃度Ｎ型部、α
ａ・・・Ｎ型電界１８ 効果トランジスタ、α０・・・酸化シリコン膜、Ｑ７）
・・・窒化シリコン膜、αｅ・・・ホトレジストマスク
、０つ・・・素子分離用ホトレジストマスク。 代 理 人 大 岩 増 雄 １ ９ 手続補正書（方式）
Claims (2)
- （１）半導体基板の主面に形成されたドレイン領域およ
び選択酸化膜と、 前記ドレイン領域と同一導電形で不純物濃度が低く、前
記ドレイン領域と一端が接していると共に前記選択酸化
膜の下に存在するドリフト領域と、このドリフト領域の
他端と一端が接したチャネル領域の他端に接して形成さ
れ、前記ドリフト領域の幅より広い幅を有した、前記ド
レイン領域と同一導電形のソース領域と、 前記チャネル領域上に形成されたゲート酸化膜上および
前記選択酸化膜の他端部上に延在して形成されたゲート
電極とを 備えたことを特徴とする半導体装置。 - （２）ドレイン領域の幅をドリフト領域の幅より狭くし
たことを特徴とする特許請求の範囲第１項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030087A JPH03214674A (ja) | 1990-02-09 | 1990-02-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030087A JPH03214674A (ja) | 1990-02-09 | 1990-02-09 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58156691A Division JPS6047456A (ja) | 1983-08-26 | 1983-08-26 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6269324A Division JP2554993B2 (ja) | 1994-11-02 | 1994-11-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214674A true JPH03214674A (ja) | 1991-09-19 |
| JPH0584068B2 JPH0584068B2 (ja) | 1993-11-30 |
Family
ID=12294011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030087A Granted JPH03214674A (ja) | 1990-02-09 | 1990-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214674A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52131483A (en) * | 1976-04-28 | 1977-11-04 | Hitachi Ltd | Mis-type semiconductor device |
-
1990
- 1990-02-09 JP JP2030087A patent/JPH03214674A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52131483A (en) * | 1976-04-28 | 1977-11-04 | Hitachi Ltd | Mis-type semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0584068B2 (ja) | 1993-11-30 |
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