JPS63131565A - 半導体装置 - Google Patents

半導体装置

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JPS63131565A
JPS63131565A JP61276544A JP27654486A JPS63131565A JP S63131565 A JPS63131565 A JP S63131565A JP 61276544 A JP61276544 A JP 61276544A JP 27654486 A JP27654486 A JP 27654486A JP S63131565 A JPS63131565 A JP S63131565A
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JP
Japan
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effective channel
width
channel length
shaped
trench
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Pending
Application number
JP61276544A
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English (en)
Inventor
Akiyoshi Hamada
濱田　明美
Eiji Takeda
英次 武田
Yasuo Igura
井倉　康雄
Ryuichi Izawa
井沢　龍一
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Publication of JPS63131565A publication Critical patent/JPS63131565A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は微細ＭＯ８ＦＥＴで、チャネル領域を深くする
ことに係り、同一チャネル幅で、異なる実効チャネル長
をもつ半導体装置に関する。
〔従来の技術〕
従来の装置は、特開昭６１−２３６６的に記載のように
単体トランジスタに関するものであった。
〔発明が解決しようとする問題点〕
上記従来技術は、異なる実効チャネル長と同一チャネル
幅をもつ複数のトランジスタを組み合わせる点について
配慮がされておらず、回路への適用が考えられていなか
った。
本発明の目的は、同一チャネル幅で異なる実効チャネル
長をもつ単体トランジスタを複数組み合わせることによ
ってインバータ回路を構成することにある。
〔問題点を解決するための手段〕
上記目的は、溝堀り技術によって、同−面積内に実効的
なチャネル長の異なるデバイスを形成することにより、
達成される。
〔作用〕
従来インバータ回路は、入出力特性、スイッチング特性
も共に１回路を構成するトランジスタのβ比を、チャネ
ル幅Ｗを変えることにより調整して決まっていた。本発
明における半導体装置はＷが同じでもチャネル長りが異
なるため、β比をＬによって決められる。そ九によって
、同一面積の単体トランジスタにより、インバータ回路
を構成でき、誤動体することがない。
〔実施例〕
以下１本発明の一実施例を第１図により説明する。ｎ型
基板上にｐウェル５を形成し、光面に深さｄ　ｎ（（ｄ
ｗｅ　ｌ　ｌなるｐ−型半導体の層を設け、表面に幅Ｌ
１約１μｍ、深さｄ、約１．２μｍの凹型の溝１０が形
成されこの上をおおうように半導体表面に誘電体層１１
が形成され、更にその上にポリシリコンよりなるゲート
電極８が形成されている、又この溝の左右にはｎ型不純
物が例えば拡散され深さＸｓ”ｊのソース拡散域３及び
Ｘ艷　のドレイン拡散域３′が Ｘ、４　、　ｘｄｆ′、　＜　ｄ　亀 となるように例えば深さ約０．５μｍにそれぞれ形成さ
れている。また通常の配線技術でその上にソース電極及
びドレイン電極がそれぞれ形成されている。同様に、ｎ
型基板上の表面に深さｄ、なるｎ−型半導体の層を設け
、表面に幅Ｌｐ〜１μｍ。
深さｄ、〜１，２μｍの凹型の溝１０′が形成され、こ
の上をおおうように半導体表面に誘電体層１１が形成さ
れ、更にその上にポリ７リコンよりなるゲート電極８′
が形成されている。又この溝の左右にはｐ型不純物が例
えば拡散され深さＸ　、Ｐ　Ｊのソース拡散域６′及び
Ｘ　４ｐ」のドレイン拡散域６が”、ｐｊ＋　Ｘａ’１
　＜　ｄｐ となるように例えば深さ約０．５μｍにそれぞれ形成さ
れている。また通常の配線技術でその上にソース電極及
びドレイン電極がそれぞれ形成されている。また、基板
はｐ型基板でもよく、その時はＰＭＯ８を形成する際に
必ずｎウェル１２を形成しなければならない。
このような構造のＣＭＯＳトランジスタでは。
第２図に示すように、同一面積（Ｌ−Ｗ、　＝ＬｐＷｐ
　）内に、実効的なチャネル長の異なるトランジスタを
任意に形成することができる。さて、ＣＭＯＳインバー
タではβ比を一定値に設定して回路素子の設計を行なっ
ている。βとは β＝（Ｗ。／Ｌ　）　／　（Ｗｐ　／Ｌ　）　＝Ｗ、　
／Ｗｐで定義される。但し、ＬはＭＯＳ）ランジスタの
実効チャネル長である。従来ば、Ｌを一定としチャネル
幅Ｗを変えることでβ比を一足にしてきた。
本発明では第１図に示したＭＯＳ構造の特徴を生かし、
Ｗを一定としてＬによってβ比を決める。
この結果、不活性領域をふやすことなくＣＭＯＳインバ
ータを形成することが可能となる。
第３図は１本発明を溝堀りゲート型トランジスタと、通
常のＭＯＳトランジスタとの組み合わせによって実現し
たものである。本実施例では、ｐ−ｃｈ）ランジスタを
通常のＭＯＳトランジスタとしているが、第４図に示す
ように＋　ｎ−Ｃｈ）ランジスタを通常のＭＯＳ）ラン
ジスタとすることも可能である。本実施例は、実施例１
と同様の効果がめるっ 第５図は、第１図で示した実施例のソース・ドレイン拡
散鳩をＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ、［
）ｒａｉｎ）構造にして、内部電界の緩和を図ったもの
である。
本実施例によれば、高耐圧化と共に実施例１と同様の効
果がある。
第６図は、第５図で示した実施例を第３図へ適用したも
のである。第４図へ適用することも可能であり、高耐圧
化と共に実施例１と同様の効果がある。
〔発明の効果〕
本発明によれば、同一面積のｐ型及びｎ型のＭＯＳトラ
ンジスタにてＣＭＯＳインバータが構成されるので、従
来のＷによってβ比を調整したＣＭＯＳインバータより
も高集積化が期待できる。
【図面の簡単な説明】 第１図は本発明の一実施例のＣＭＯＳトランジスタの断
面図、第２図は実施例を示すＣ−ＭＯ″３インバータの
パターン平面図、第３図〜第６図は本発明の他の実施例
のＣＭＯＳトランジスタの断面図である。 １・・・ｎ型ＭＯＳトランジスタ、２・・・ｐ型ＭＯ３
トランジスタ、３．３’　・”ｎ”層、４，１９．１９
’・・・ｐ一層、５・・・ｐウェル、６．６’・・・ｐ
＋層、７゜１８．１８’−ｎ一層、８．８’　・・・ゲ
ート電極。 ９・・・ｎ型基板、１０．１０’・・・凹部、１１・・
・ゲート絶縁膜、１２・・・ｎウェル、１３・・・ソー
ス電極。 ｌ４・・・ドレイン電極、１５・・・ソース電極、１６
・・・コンタクトホール、１７・・・素子分離絶縁膜、
２０・・・サイドスペーサ。 第２　口 ３．３’　ｆ層　　　６，６′ど層　９孔壇嘉根第４１
！］ 第　５１！ｌｌ 葛　６　圀

Claims (1)

  1. 【特許請求の範囲】 １、一定面積内に形成されるＣＭＯＳトランジスタにお
    いて、チャネル幅を一定とし、実効的なチャネル長を変
    えることによつて、前記トランジスタの伝達コンダクタ
    ンスを異なるようにすることを特徴とする半導体装置。 ２、特許請求の範囲第１項の半導体装置において、異な
    る伝達コンダクタンスをもつトランジスタを組み合わせ
    たことを特徴とする半導体装置。
JP61276544A 1986-11-21 1986-11-21 半導体装置 Pending JPS63131565A (ja)

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