JPS6047456A - 半導体装置 - Google Patents
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- JPS6047456A JPS6047456A JP58156691A JP15669183A JPS6047456A JP S6047456 A JPS6047456 A JP S6047456A JP 58156691 A JP58156691 A JP 58156691A JP 15669183 A JP15669183 A JP 15669183A JP S6047456 A JPS6047456 A JP S6047456A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置、特に高耐圧電界効果ト：７ｙリ
スタを含む半導体装置に関するものでるる。
スタを含む半導体装置に関するものでるる。
従来のこの種の半導体装置として、Ｔ、Ｙａｍａｇｕｃ
ｈｉ 、 Ｓ、Ｍｏｒｉｍｏｔｏ （ＩＥＤＭ’ ８１
−２５５ ）により示されたドリフトレイヤー付電界効
果トランジスタが６る。この概念ＴｈＰ型トランジスタ
について第１図に示す。すなわち、この第１図において
、符号（１）はソース電極、（２）はゲート電極、（３
）はドリフトレイヤー、（４）はドレイン電極でるり、
また（５）はＮ型シリコン基板、（７）は選択酸化膜（
ＳＯＰ）、（９）はドリフトレイヤー低濃度Ｐ型部、（
１０） Ｕゲート酸化膜、（１１）はソース高濃度Ｐ型
部、（１２）はドレイン高濃度Ｐ型部でるる。
ｈｉ 、 Ｓ、Ｍｏｒｉｍｏｔｏ （ＩＥＤＭ’ ８１
−２５５ ）により示されたドリフトレイヤー付電界効
果トランジスタが６る。この概念ＴｈＰ型トランジスタ
について第１図に示す。すなわち、この第１図において
、符号（１）はソース電極、（２）はゲート電極、（３
）はドリフトレイヤー、（４）はドレイン電極でるり、
また（５）はＮ型シリコン基板、（７）は選択酸化膜（
ＳＯＰ）、（９）はドリフトレイヤー低濃度Ｐ型部、（
１０） Ｕゲート酸化膜、（１１）はソース高濃度Ｐ型
部、（１２）はドレイン高濃度Ｐ型部でるる。
そしてこのトランジスタの製造工程としては、まず３Ω
・副以上の高抵抗Ｎ型基板（５）に５００Ａ程度の酸化
シリコン膜、１，０ＯＯＡ程度の窒化シリコン膜ヲ順次
に成長させ、ホトレジストマスクを用いてこの窒化シリ
コン膜ヲエッチングしてから、さらにこのホトレジスト
をマスクに １０１！／１Ｍ２程度の低濃度のボロン注
入を行なってドリフトレイヤー低濃度Ｐ型部（９）を形
成する。ついで前記ホトレジストマスクを除去したのち
、前記窒化シリコン膜をマスクに、選択酸化を行なって
選択酸化膜（ＳＯＰ）（７）’ｅ全形成る。次に前記窒
化シリコン膜を除去した上でゲート酸化膜（１０） 全
形成し、かつこのゲート酸化！ （１０）上の一部から
ドリフトレイヤー（３）部の選択酸化膜（７）上の一部
にかけ連続してゲート電極（２）全形成する。続いて前
記ゲート電極（２）上のレジストおよび選択酸化膜（７
）をマスクに、１０ ／ｃｒｎ 程度の密度でボロン注
入を行ない、ソース高濃度Ｐ型部（１２） ’Ｔｈ形成
してアニールする。その後、さらに前記基板（５）の全
面にゲート酸化膜（１０）としてのＣＶＤ酸化シリコン
膜を形成し、かつこれにコンタクト穴をめけてから、電
極配線２ンース電極（１）およびドレイン電極（４）を
形成するのでるる。
・副以上の高抵抗Ｎ型基板（５）に５００Ａ程度の酸化
シリコン膜、１，０ＯＯＡ程度の窒化シリコン膜ヲ順次
に成長させ、ホトレジストマスクを用いてこの窒化シリ
コン膜ヲエッチングしてから、さらにこのホトレジスト
をマスクに １０１！／１Ｍ２程度の低濃度のボロン注
入を行なってドリフトレイヤー低濃度Ｐ型部（９）を形
成する。ついで前記ホトレジストマスクを除去したのち
、前記窒化シリコン膜をマスクに、選択酸化を行なって
選択酸化膜（ＳＯＰ）（７）’ｅ全形成る。次に前記窒
化シリコン膜を除去した上でゲート酸化膜（１０） 全
形成し、かつこのゲート酸化！ （１０）上の一部から
ドリフトレイヤー（３）部の選択酸化膜（７）上の一部
にかけ連続してゲート電極（２）全形成する。続いて前
記ゲート電極（２）上のレジストおよび選択酸化膜（７
）をマスクに、１０ ／ｃｒｎ 程度の密度でボロン注
入を行ない、ソース高濃度Ｐ型部（１２） ’Ｔｈ形成
してアニールする。その後、さらに前記基板（５）の全
面にゲート酸化膜（１０）としてのＣＶＤ酸化シリコン
膜を形成し、かつこれにコンタクト穴をめけてから、電
極配線２ンース電極（１）およびドレイン電極（４）を
形成するのでるる。
こ＼でこのトランジスタの構成においては、ドレイン電
極（４）に高電圧を印加すると、空乏層がゲート酸化膜
（１０）直下のチャネル部の端からドリフトレイヤー低
餞度Ｐｆｆｉ部内に拡がって行き、このようにしてこの
空乏層によりソース電極（１）とドレイン電極（４）間
の電位差の耐圧がｔユｙ決定される。
極（４）に高電圧を印加すると、空乏層がゲート酸化膜
（１０）直下のチャネル部の端からドリフトレイヤー低
餞度Ｐｆｆｉ部内に拡がって行き、このようにしてこの
空乏層によりソース電極（１）とドレイン電極（４）間
の電位差の耐圧がｔユｙ決定される。
またドリフトレイヤー（３）部の選択酸化膜（７）はゲ
ート電極（２）とドレイ／電極（４）との耐圧を向上さ
せると共に、前記空乏層に印加される電界を均一化する
働きをしている。そしてこのトランジスタでの動作は、
ゲート電極（２）がしきい値電圧を越えると、ゲート酸
化膜（ｌＯ）直下のチャネルがＯＮ状態となってホール
が流れ始め、これが前記空乏層内を経てドレイン高濃度
Ｐ型部（１２）に達することによってなされるのである
。
ート電極（２）とドレイ／電極（４）との耐圧を向上さ
せると共に、前記空乏層に印加される電界を均一化する
働きをしている。そしてこのトランジスタでの動作は、
ゲート電極（２）がしきい値電圧を越えると、ゲート酸
化膜（ｌＯ）直下のチャネルがＯＮ状態となってホール
が流れ始め、これが前記空乏層内を経てドレイン高濃度
Ｐ型部（１２）に達することによってなされるのである
。
しかしながらこのような従来例によるドリフトレイヤー
付電界効果トツンリスタにおいて鉱、前記したように、
ソース電極とドレイン電極との耐圧が空乏層の耐圧によ
ってはソ決定されるために、もし何らかの原因によりド
レイン電極にサージ電圧が加えられて、これが空乏層の
耐圧を越えるような場合には、ゲート酸化膜が容易に破
壊されてしまうという不都合がめって好ましくないもの
であった。
付電界効果トツンリスタにおいて鉱、前記したように、
ソース電極とドレイン電極との耐圧が空乏層の耐圧によ
ってはソ決定されるために、もし何らかの原因によりド
レイン電極にサージ電圧が加えられて、これが空乏層の
耐圧を越えるような場合には、ゲート酸化膜が容易に破
壊されてしまうという不都合がめって好ましくないもの
であった。
この発明は従来のこのような欠点に鑑み、半導体基板に
組み込まれる高耐圧電界効果トランジスタの部分に、基
板とは反対導電形の拡散領域（以下タブ（ｔａｂ）と略
称する）を設け、このタブとドレイン電極との耐圧を、
ソース電極とドレイン電極との耐圧よシも低くして、ゲ
ート酸化膜を保饅するようにしたものでるる。
組み込まれる高耐圧電界効果トランジスタの部分に、基
板とは反対導電形の拡散領域（以下タブ（ｔａｂ）と略
称する）を設け、このタブとドレイン電極との耐圧を、
ソース電極とドレイン電極との耐圧よシも低くして、ゲ
ート酸化膜を保饅するようにしたものでるる。
以下、この発明に係る半導体装置の実施例につき、第２
図ないし第６図を参照して詳細に説明する。
図ないし第６図を参照して詳細に説明する。
第２図はこの発明の一実施例を適用した半導体装置、こ
＼ではドリフトレイヤー付電界効果トランジスタの概要
構成を示している。この第２図実施例装置において前記
第１図従来例装置と同一符号は同一または相幽部分を示
しており、また符号（５）はＰ型シリコン基板、（６）
はＮ型タブである。
＼ではドリフトレイヤー付電界効果トランジスタの概要
構成を示している。この第２図実施例装置において前記
第１図従来例装置と同一符号は同一または相幽部分を示
しており、また符号（５）はＰ型シリコン基板、（６）
はＮ型タブである。
そしてこの第２図実施例でのトランジスタの製造工程と
しては、まずＰ型基板（５）上に５００Ａ程度の酸化ク
リコと膜を成長させ、その高耐圧トランジスタ該当部分
に対し、ホトレジストマスクｉ−用いて１０．／１Ｍ
程度の密度のリンをイオン注入させ、かつ熱拡散してＮ
型のタブ（６）全形成するもので、以後は前記第１図従
来例と同様の工程によシ、このタブ（６）上に高耐圧電
界効果トランジスタを構成させるが、このときそのソー
ス電極（１）とドレイン電極（４）との間の耐圧よりも
、タブ（６）とドレイ／高濃度Ｐ型部（１２）との接合
逆耐圧の方が低くなるように、このタブ（６）の不純物
濃度を決定しておく。
しては、まずＰ型基板（５）上に５００Ａ程度の酸化ク
リコと膜を成長させ、その高耐圧トランジスタ該当部分
に対し、ホトレジストマスクｉ−用いて１０．／１Ｍ
程度の密度のリンをイオン注入させ、かつ熱拡散してＮ
型のタブ（６）全形成するもので、以後は前記第１図従
来例と同様の工程によシ、このタブ（６）上に高耐圧電
界効果トランジスタを構成させるが、このときそのソー
ス電極（１）とドレイン電極（４）との間の耐圧よりも
、タブ（６）とドレイ／高濃度Ｐ型部（１２）との接合
逆耐圧の方が低くなるように、このタブ（６）の不純物
濃度を決定しておく。
従ってこの第２図実施例での高耐圧電界効果トランリス
タにおいては、何らかの理由によりドレイン電極（４）
にサージ電圧が印加されたとすると、サージの立上シの
速い部分に対しては、静電容量分圧が支配的でるるため
に、従来例でのように基板（５）に直接々しているドレ
イン高濃度Ｐ型部（１２）の接合容量よシも、この実施
例でのタブ（６）に接している接合容量の方が大きく、
実際にドレインに印加される電圧はこの実施例での方が
低くなる。
タにおいては、何らかの理由によりドレイン電極（４）
にサージ電圧が印加されたとすると、サージの立上シの
速い部分に対しては、静電容量分圧が支配的でるるため
に、従来例でのように基板（５）に直接々しているドレ
イン高濃度Ｐ型部（１２）の接合容量よシも、この実施
例でのタブ（６）に接している接合容量の方が大きく、
実際にドレインに印加される電圧はこの実施例での方が
低くなる。
またこれよシも遅い立上夛の負のサージに対しては、こ
の実施例の場合、ソース電極（１）とドレイン電極（４
）との間の耐圧よ少も、タブ（６）とドレイン電極（４
）との耐圧の方が低いために、ドリフトレイヤー（３）
内とゲート酸化膜（１０）下とのチャネル部分に発生す
る空乏層が耐圧を越えてゲート酸化膜（１０）を破壊す
る以前に、ドレイン電極（４）に印加される電荷がタブ
（６）に流れて、このゲート酸化膜（１０）ｔ−保護し
得る。そしてさらに正のサージが印加されたときにも、
タブ（６）のシート抵抗の方が基板（５）のそれよシも
低いために、よシ良い保護を行なうことができるのでろ
る。
の実施例の場合、ソース電極（１）とドレイン電極（４
）との間の耐圧よ少も、タブ（６）とドレイン電極（４
）との耐圧の方が低いために、ドリフトレイヤー（３）
内とゲート酸化膜（１０）下とのチャネル部分に発生す
る空乏層が耐圧を越えてゲート酸化膜（１０）を破壊す
る以前に、ドレイン電極（４）に印加される電荷がタブ
（６）に流れて、このゲート酸化膜（１０）ｔ−保護し
得る。そしてさらに正のサージが印加されたときにも、
タブ（６）のシート抵抗の方が基板（５）のそれよシも
低いために、よシ良い保護を行なうことができるのでろ
る。
なお、前記第２図実施例では、ＰＭのシリコン基板を用
いたが、Ｎ型のシリコン基板を用い、これにＰＭのタブ
を設けて、Ｎ型の高耐圧電界効果トランジスタを含む半
導体装置を構成させても、またＰ型シリコン基板全面に
Ｎ型タブ、ちるいはＮＷシリコン基板全面にＰ型タブを
設けても、それぞれに同様の効果を奏し得ることは勿論
でるる。
いたが、Ｎ型のシリコン基板を用い、これにＰＭのタブ
を設けて、Ｎ型の高耐圧電界効果トランジスタを含む半
導体装置を構成させても、またＰ型シリコン基板全面に
Ｎ型タブ、ちるいはＮＷシリコン基板全面にＰ型タブを
設けても、それぞれに同様の効果を奏し得ることは勿論
でるる。
続いてこの発８Ａを０ＭＯ８（相補型電界効果トランジ
スタ）Ｓ成の半導体装置に適用した場合について、その
−実施例による製造工程を第３図（ａ）ないしくｅ）に
示す。この実施例においては、特にこの発明を適用する
ＣＭＯＳ構成の半導体装置の製造工程数が、通常の、す
なわち高耐圧トランジスタを含まない０ＭＯ８構成の半
導体装置の製造工程数と同一でろって、その工程を何等
変更せずに実施可能で勘ることをわられしている。
スタ）Ｓ成の半導体装置に適用した場合について、その
−実施例による製造工程を第３図（ａ）ないしくｅ）に
示す。この実施例においては、特にこの発明を適用する
ＣＭＯＳ構成の半導体装置の製造工程数が、通常の、す
なわち高耐圧トランジスタを含まない０ＭＯ８構成の半
導体装置の製造工程数と同一でろって、その工程を何等
変更せずに実施可能で勘ることをわられしている。
この第３図実施例においても前記第２図実施例と同一符
号は同一または相当部分を示している。
号は同一または相当部分を示している。
この実施例では、まずＰＭ基板（５）上に５００Ａ程度
の酸化シリコン膜を成長させ、その高耐圧トランジスタ
該当部分に対し、ホトレジストマスクを用いて１Ｏ１２
／６ｎ２程度の密度やリンをイオン注入させ、かつレジ
スト除去後に熱拡散して基板（５）よシも高濃度のＮｆ
ｆ１のタブ（６）を形成し、また残シの酸化シリコンＭ
ｋ除去する（第３図（ａ））。ついで前記基板（５）上
に５００Ａ程度の酸化シリコン膜（１６） 、さらに窒
化シリコン膜（１７） ’Ｉｆ順次に形成してから、ホ
トレジストマスク（１８） ’に用いて素子分離用およ
びドリフトレイヤー用の選択酸化ｇ（ＳＯＰ）（７）形
成領域部分に該描する窒化シリコン膜（１７） ’ｆｒ
選択的に除去する（第３図（ｂ））。次に素子分離用の
ホトレジストマスク（１９）を用いて、Ｎ塁電界効果ト
ランジスタ形成部としての、素子分離用低濃度Ｐ型部（
８）およびドリフトレイヤー低濃度Ｐ型部（９）にそれ
ぞれ同時に素子分離用のボロン注入（２０）を行なう（
第３図（Ｃ））。続いて前記各ホトレジストマスク（１
８） 、 （１９） ｆｆｉ除去したのち、酸素または
Ｈ２Ｏを熱拡散して窒化シリコン膜（１７）のない領域
に選択酸化膜（ｓｏｐ ） （７）を形成するが、この
とき同時に素子分離用の（ＳＯＰ）とドリフトレイヤー
の（ＳＯＰ）も形成される（第３図（ｄ））。
の酸化シリコン膜を成長させ、その高耐圧トランジスタ
該当部分に対し、ホトレジストマスクを用いて１Ｏ１２
／６ｎ２程度の密度やリンをイオン注入させ、かつレジ
スト除去後に熱拡散して基板（５）よシも高濃度のＮｆ
ｆ１のタブ（６）を形成し、また残シの酸化シリコンＭ
ｋ除去する（第３図（ａ））。ついで前記基板（５）上
に５００Ａ程度の酸化シリコン膜（１６） 、さらに窒
化シリコン膜（１７） ’Ｉｆ順次に形成してから、ホ
トレジストマスク（１８） ’に用いて素子分離用およ
びドリフトレイヤー用の選択酸化ｇ（ＳＯＰ）（７）形
成領域部分に該描する窒化シリコン膜（１７） ’ｆｒ
選択的に除去する（第３図（ｂ））。次に素子分離用の
ホトレジストマスク（１９）を用いて、Ｎ塁電界効果ト
ランジスタ形成部としての、素子分離用低濃度Ｐ型部（
８）およびドリフトレイヤー低濃度Ｐ型部（９）にそれ
ぞれ同時に素子分離用のボロン注入（２０）を行なう（
第３図（Ｃ））。続いて前記各ホトレジストマスク（１
８） 、 （１９） ｆｆｉ除去したのち、酸素または
Ｈ２Ｏを熱拡散して窒化シリコン膜（１７）のない領域
に選択酸化膜（ｓｏｐ ） （７）を形成するが、この
とき同時に素子分離用の（ＳＯＰ）とドリフトレイヤー
の（ＳＯＰ）も形成される（第３図（ｄ））。
さらに窒化シリコン膜（１７）’を除去し、かつチャネ
ル注入を行なったのち、酸化シリコン膜（１６）’を除
去してゲート酸化膜（ｉｏ） ’Ｔｈ形成し、以後、Ｎ
Ｗトランジリスのソース、ドレインのイオン注入工程を
除いて前記従来例と同一の工程によシ、高耐圧トランジ
スタを含んだ半導体装置を構成するのでるる（第３図（
ｅ））。なお、図中、 （１４）はＮ型電界効果トラン
ジスタでるる。
ル注入を行なったのち、酸化シリコン膜（１６）’を除
去してゲート酸化膜（ｉｏ） ’Ｔｈ形成し、以後、Ｎ
Ｗトランジリスのソース、ドレインのイオン注入工程を
除いて前記従来例と同一の工程によシ、高耐圧トランジ
スタを含んだ半導体装置を構成するのでるる（第３図（
ｅ））。なお、図中、 （１４）はＮ型電界効果トラン
ジスタでるる。
すなわち、このようにして第３図実施例では、素子分離
用の低濃度Ｐ型部（８）および選択酸化膜（ＳＯＰ）（
７）と、ドリフトレイヤーの低濃度Ｐ型部（９）および
選択酸化膜（ＳＯＰ ） （７）とは、これをそれぞれ
に同一工程によ多形成するために、工程数を何等増加さ
せずに高集積、高性能の高耐圧Ｐ型トランジスタを含む
０ＭＯ８構成の半導体装ｔＶ、通常のこれを含まない０
ＭＯ８構成の半導体装置と同一工程で製造することがで
きるのである。
用の低濃度Ｐ型部（８）および選択酸化膜（ＳＯＰ）（
７）と、ドリフトレイヤーの低濃度Ｐ型部（９）および
選択酸化膜（ＳＯＰ ） （７）とは、これをそれぞれ
に同一工程によ多形成するために、工程数を何等増加さ
せずに高集積、高性能の高耐圧Ｐ型トランジスタを含む
０ＭＯ８構成の半導体装ｔＶ、通常のこれを含まない０
ＭＯ８構成の半導体装置と同一工程で製造することがで
きるのである。
またこ＼で、このように素子分離用の低濃度Ｐ型部（８
）とドリフトレイヤーの低濃度Ｐ型部（９）とを同一工
程で同時に形成できる理由の一つ鉱、ドリフトレイヤー
の低濃度Ｐ型部（９）Ω不純物濃度が、素子分離用の低
濃度Ｐ型部（８）の不純物濃度にはｙ等しいときに最適
の性能金発揮できるからでめる。
）とドリフトレイヤーの低濃度Ｐ型部（９）とを同一工
程で同時に形成できる理由の一つ鉱、ドリフトレイヤー
の低濃度Ｐ型部（９）Ω不純物濃度が、素子分離用の低
濃度Ｐ型部（８）の不純物濃度にはｙ等しいときに最適
の性能金発揮できるからでめる。
その実験データとして、ドリフトレイヤーの低濃度Ｐ型
部（９）形成のためのボロン注入量を変えたときのトラ
ンジスタ特性曲線の変化を第４図（ａ）ないしくｃ）に
示してるる。そしてこのときの条件としては前記第３図
（ｅ）中に示されているドリフト長（２１）が４μｍ、
ゲート長（２２）が同様に４μｍ、ゲート巾が１００／
’ｍ＋ゲート酸化膜（１０）厚が６００Ａで、ボロン注
入量は、第４図（ａ）が３．５ ｘ １０１３／ｃｍ２
゜同図（ｂ）が５．Ｏｘ １０１３１０ｎ２． 同図（
ｃ）が８．０×１０／ｃｍ である。
部（９）形成のためのボロン注入量を変えたときのトラ
ンジスタ特性曲線の変化を第４図（ａ）ないしくｃ）に
示してるる。そしてこのときの条件としては前記第３図
（ｅ）中に示されているドリフト長（２１）が４μｍ、
ゲート長（２２）が同様に４μｍ、ゲート巾が１００／
’ｍ＋ゲート酸化膜（１０）厚が６００Ａで、ボロン注
入量は、第４図（ａ）が３．５ ｘ １０１３／ｃｍ２
゜同図（ｂ）が５．Ｏｘ １０１３１０ｎ２． 同図（
ｃ）が８．０×１０／ｃｍ である。
第４図（ｃ）では、ドレイン電極（４）とソース電極（
りとの電位差が４０Ｖ’に越えるとバイポーラ動作が始
まって急に電流が増加しており、またこの電位差が４０
Ｖ以下でもドレイン電流が増加する傾向にるる。この傾
向れ空乏層がドリフトレイヤーの低濃度Ｐ型部（９）よ
りもチャネル領域の方に多く伸びて実効ゲート長が短か
くなっておシ、従ってこのときには高耐圧化のためのド
リフトレイヤーの意味がらまりないことｔ示している。
りとの電位差が４０Ｖ’に越えるとバイポーラ動作が始
まって急に電流が増加しており、またこの電位差が４０
Ｖ以下でもドレイン電流が増加する傾向にるる。この傾
向れ空乏層がドリフトレイヤーの低濃度Ｐ型部（９）よ
りもチャネル領域の方に多く伸びて実効ゲート長が短か
くなっておシ、従ってこのときには高耐圧化のためのド
リフトレイヤーの意味がらまりないことｔ示している。
また第４図（ｂ）のときは、ドレイ／電極（４）とソー
ス電極（１）との電位差が７０Ｖ以下、２０ｖ以上の間
で増加すると、そのドレイン電流が少し増加する傾向に
める。すなわち、チャネル領域に空乏層が拡がっている
ことを示している。さらに第４図（ａ）においては、空
乏層が殆んどトリフトレイヤーンの方に伸びていること
を示している。
ス電極（１）との電位差が７０Ｖ以下、２０ｖ以上の間
で増加すると、そのドレイン電流が少し増加する傾向に
める。すなわち、チャネル領域に空乏層が拡がっている
ことを示している。さらに第４図（ａ）においては、空
乏層が殆んどトリフトレイヤーンの方に伸びていること
を示している。
そしてまた第４図（ａ）と（ｂ）とにおいては、そのリ
ニア領域の電流値も飽和領域の電流値も相互にはｙ等し
く、その特性も最適化されていることから従ってドリフ
トレイヤーの低濃度ＰＷ部（９）の形成のための最適な
ボロン注入量としては、お＼よそ３、５〜５． ＯＷ
１０１３／ｃｍ ２ｆ挙げることができ、この範囲内で
ろれば問題がないと君える。また、一方、素子分離用の
低濃度Ｐ型部（８）の不純物濃度は、選択酸化膜（ＳＯ
Ｐ ） （７）上に必然的にされるフィールドトランジ
スタのしきい値と、Ｎｆｆ１高濃度部、素子分離用の低
濃度Ｐ型部（８）間との耐圧によって決まり、通常は共
に２０Ｖ前後に設定される。
ニア領域の電流値も飽和領域の電流値も相互にはｙ等し
く、その特性も最適化されていることから従ってドリフ
トレイヤーの低濃度ＰＷ部（９）の形成のための最適な
ボロン注入量としては、お＼よそ３、５〜５． ＯＷ
１０１３／ｃｍ ２ｆ挙げることができ、この範囲内で
ろれば問題がないと君える。また、一方、素子分離用の
低濃度Ｐ型部（８）の不純物濃度は、選択酸化膜（ＳＯ
Ｐ ） （７）上に必然的にされるフィールドトランジ
スタのしきい値と、Ｎｆｆ１高濃度部、素子分離用の低
濃度Ｐ型部（８）間との耐圧によって決まり、通常は共
に２０Ｖ前後に設定される。
そしてそのときにこの素子分離用の低濃度Ｐ型部（８）
を形成するためのボロン注入量は３．５Ｘ１０１３／４
ノ 前後でるる。よってドリフトレイヤーの低濃度Ｐ型
部（９）を形成するためのボロン注入量と、素子分離用
の低濃度Ｐ型部（８）を形成するためのボロン注入量と
を同一量、すなわち３．５ Ｘ １０１３／ａｍ２に設
定できるのでるる。
を形成するためのボロン注入量は３．５Ｘ１０１３／４
ノ 前後でるる。よってドリフトレイヤーの低濃度Ｐ型
部（９）を形成するためのボロン注入量と、素子分離用
の低濃度Ｐ型部（８）を形成するためのボロン注入量と
を同一量、すなわち３．５ Ｘ １０１３／ａｍ２に設
定できるのでるる。
さらにまた前記各実施例での高耐圧電界効果トランジス
タにおいて蝶、ゲート電極（２）およびドリフトレイヤ
ー（３）により、ドレイン高濃度Ｐ型部（１２） を取
り囲むように、すなわち環状に形成するのが一般的でろ
るが、ゲート電極Ｇ２）ｔ−直線状に形成することもで
きる。しかしこの場合、その製造工程でのマスク合わせ
精度の関係から次のような制約を生ずる。
タにおいて蝶、ゲート電極（２）およびドリフトレイヤ
ー（３）により、ドレイン高濃度Ｐ型部（１２） を取
り囲むように、すなわち環状に形成するのが一般的でろ
るが、ゲート電極Ｇ２）ｔ−直線状に形成することもで
きる。しかしこの場合、その製造工程でのマスク合わせ
精度の関係から次のような制約を生ずる。
このだめの状況ｔ−第５図実施例に示す。この第５図実
施例においても前記第２図および第３図実施例と同一符
号は同一または相当部分を示しておシ、また符号（２３
，１は前記電界効果トランジスタの電流の流れる方向に
垂直な方向のドレインの長さくドレイン巾）、（２４）
は同上方向のソースの長さくソース巾）、（２５）は同
上方向のドリフトレイヤーの長さくドリフトレイヤー巾
）、（２６）はマスクずれした素子分離用のホトレジス
トマスク、（２７）はマスクずれによるゲート長でるる
。
施例においても前記第２図および第３図実施例と同一符
号は同一または相当部分を示しておシ、また符号（２３
，１は前記電界効果トランジスタの電流の流れる方向に
垂直な方向のドレインの長さくドレイン巾）、（２４）
は同上方向のソースの長さくソース巾）、（２５）は同
上方向のドリフトレイヤーの長さくドリフトレイヤー巾
）、（２６）はマスクずれした素子分離用のホトレジス
トマスク、（２７）はマスクずれによるゲート長でるる
。
この第５図実施例において、今、仮にドリフトレイヤー
巾（２５）がソース巾（２４）と一致して設計されてい
る場合には、常に発生するマスクずれに伴ない、このマ
スクずれした素子分離用のホトレジストｒ スフ（２６
）のために、ドリフトレイヤー（３）の端部がソース領
域の端部からはみ出して、このマスクずれによるゲート
長（２７）が所期のゲート長よシも短かくなシ、ゲート
長の制御ができなくなる虞がおる。そこでこの実施例で
はソース巾（２４）よシもドリフトレイヤー巾（２５）
を短かく設定してこれを改善している。また別にドレイ
ン高濃度Ｐ型部（１２）の端部での耐圧が低下するから
、同Ｐ型部（１２）の周辺に低濃度のＰ型部を形成しな
ければならない。従ってこ＼でもこの実施例では素子分
離用のホトレジストマスク（１９） ’（（ドレイン高
濃度Ｐ型部（１２）の外側に設け、ソース中（２４）よ
ルもドレイン巾（２３）を短かく設定してこれを改善し
ている。すなわち、このようにしてゲート電極（２）ヲ
直線状に形成し得るのでるる。
巾（２５）がソース巾（２４）と一致して設計されてい
る場合には、常に発生するマスクずれに伴ない、このマ
スクずれした素子分離用のホトレジストｒ スフ（２６
）のために、ドリフトレイヤー（３）の端部がソース領
域の端部からはみ出して、このマスクずれによるゲート
長（２７）が所期のゲート長よシも短かくなシ、ゲート
長の制御ができなくなる虞がおる。そこでこの実施例で
はソース巾（２４）よシもドリフトレイヤー巾（２５）
を短かく設定してこれを改善している。また別にドレイ
ン高濃度Ｐ型部（１２）の端部での耐圧が低下するから
、同Ｐ型部（１２）の周辺に低濃度のＰ型部を形成しな
ければならない。従ってこ＼でもこの実施例では素子分
離用のホトレジストマスク（１９） ’（（ドレイン高
濃度Ｐ型部（１２）の外側に設け、ソース中（２４）よ
ルもドレイン巾（２３）を短かく設定してこれを改善し
ている。すなわち、このようにしてゲート電極（２）ヲ
直線状に形成し得るのでるる。
ところで、前記したこの発明を適用するに際しては次に
述べる点に注意する必要がある。すなわち、前Ｃｅ高耐
圧電界効果トランジスタにおいて、ドレイン電極（４）
全外部のパッド部に取シ出すための配線は、必然的にＮ
型タブ（６）の上部の選択酸化膜（７）上を横切シ、さ
らにＰ型シリコン基板（５）または素子分離用の低濃度
ＰＭ部（８）の上部の選択酸化膜（７）上を横切ること
になり、そして一方、前記ドレイン電極（４）の電位は
大きく負の方に振れている。
述べる点に注意する必要がある。すなわち、前Ｃｅ高耐
圧電界効果トランジスタにおいて、ドレイン電極（４）
全外部のパッド部に取シ出すための配線は、必然的にＮ
型タブ（６）の上部の選択酸化膜（７）上を横切シ、さ
らにＰ型シリコン基板（５）または素子分離用の低濃度
ＰＭ部（８）の上部の選択酸化膜（７）上を横切ること
になり、そして一方、前記ドレイン電極（４）の電位は
大きく負の方に振れている。
従って前記ドレイン電極（４）の配線下のＮ型タブ（６
）の表面がＰ型に反転する場合があシ、この反転したＰ
型表面を介して、ソース高濃度Ｐ型部（１１）またはド
レイン高濃度ＰＷ部（１２）と、Ｐ型シリコン基板（５
）または素子分離用低濃度Ｐ型部（８）とが短絡する危
険性がめる。そしてこの欠点を解決するためには、ドレ
イン電極（４）の配線下のＮ型タブ（６）上にチャネル
カット領域を設ければよい。
）の表面がＰ型に反転する場合があシ、この反転したＰ
型表面を介して、ソース高濃度Ｐ型部（１１）またはド
レイン高濃度ＰＷ部（１２）と、Ｐ型シリコン基板（５
）または素子分離用低濃度Ｐ型部（８）とが短絡する危
険性がめる。そしてこの欠点を解決するためには、ドレ
イン電極（４）の配線下のＮ型タブ（６）上にチャネル
カット領域を設ければよい。
このための実施例を第６図に示す。この第６図実施例に
おいても前記第２図、第３図および第５図実施例と同一
符号は同一または相自部分を示しておシ、また符号（１
３）ｌ−１：チャネルカット用高濃度Ｎ型部でるる。
おいても前記第２図、第３図および第５図実施例と同一
符号は同一または相自部分を示しておシ、また符号（１
３）ｌ−１：チャネルカット用高濃度Ｎ型部でるる。
すなわち、この第６図実施例において、チャネルカット
用高０度Ｎ型部（１３）はドレイン電極（４）の配線下
を横切るようにＮ型タブ（６）上に形成されておシ、従
ってこのドレイン電極（４）が大きく負になった場合、
ドレイン高濃度Ｐ型部（１２）またはソース高濃度ＰＷ
部（１１）と、チャネルカット用高濃度Ｎ型部（１３）
と、Ｎ型タブ（６）と、素子分離用低濃度Ｐ型部（８）
またはＰ型シリコン基板（５）とのそれぞれの上を順に
横切るドレイン電極（４）の配線によシ、Ｎ型タブ（６
）の表面がＰ型に反転することがあっても、チャネルカ
ット用高濃度Ｎ型部（１３）の表面不純物濃度が高くて
これがＰＭに反転するようなことはなく、このようにド
レイン電極（４）の配線下でＰ型が連続されていないた
めに、ドレイン高濃度Ｐ型部（１２）また社ソース高濃
度Ｐ型部（１１）と、素子分離用低濃度Ｐ型部（８）！
た鉱Ｐ壓シリコン基板（５）とが短終する虞れを完全に
除去できるのでるる。
用高０度Ｎ型部（１３）はドレイン電極（４）の配線下
を横切るようにＮ型タブ（６）上に形成されておシ、従
ってこのドレイン電極（４）が大きく負になった場合、
ドレイン高濃度Ｐ型部（１２）またはソース高濃度ＰＷ
部（１１）と、チャネルカット用高濃度Ｎ型部（１３）
と、Ｎ型タブ（６）と、素子分離用低濃度Ｐ型部（８）
またはＰ型シリコン基板（５）とのそれぞれの上を順に
横切るドレイン電極（４）の配線によシ、Ｎ型タブ（６
）の表面がＰ型に反転することがあっても、チャネルカ
ット用高濃度Ｎ型部（１３）の表面不純物濃度が高くて
これがＰＭに反転するようなことはなく、このようにド
レイン電極（４）の配線下でＰ型が連続されていないた
めに、ドレイン高濃度Ｐ型部（１２）また社ソース高濃
度Ｐ型部（１１）と、素子分離用低濃度Ｐ型部（８）！
た鉱Ｐ壓シリコン基板（５）とが短終する虞れを完全に
除去できるのでるる。
以上詳述したように、この発明によるときは、半導体基
板上のタブ内に高耐圧電界効果トランジスタを形成させ
たるようにしたので耐サージ性を格段に向上でき、また
従来でのＣＭＯ８構成の半導体装置に対してもその製造
工程を何部変更もしくは増加させずに適用することが可
能で６Ｃ１さらにこの高耐圧電界効果トランジスタのゲ
ート電極を直線状にも形成できてその小型化に有利でろ
るなどの特長含有するものである。
板上のタブ内に高耐圧電界効果トランジスタを形成させ
たるようにしたので耐サージ性を格段に向上でき、また
従来でのＣＭＯ８構成の半導体装置に対してもその製造
工程を何部変更もしくは増加させずに適用することが可
能で６Ｃ１さらにこの高耐圧電界効果トランジスタのゲ
ート電極を直線状にも形成できてその小型化に有利でろ
るなどの特長含有するものである。
第１図は従来例による高耐圧電界効果トランジスタを含
む半導体装置の概要構成を示す断面図、第２図はこの発
明の一実施例による同上半導体装置の概要構成を示す断
面図、第３図（ａ）ないしく、）はこの発明の一実施例
をＣＭＯ８構成の半導体装置に適用する場合の製造工程
を順次に示すそれぞれ断面図、第４図（ａ）ないしくＣ
）は同上トランジスタのドリフトレイヤー低濃度Ｐ型部
の不純物濃度全変更した場合のそれぞれ特性図、第５図
および第６図はそれぞれに他の実施例による同上半導体
装置の概要構成を示す断面図でめる。 （１）・・・・ソース電極、（２）・・・・ゲート電極
、（３）・・・・ドリフトレイヤー、（４）・・・・ド
レイｙｔｉ、（５）・・・・ Ｐ型シリコン基板、（６
）・・・・Ｎ型タブ、（７）・・・・選択酸化膜（ＳＯ
Ｉ））、（８）・・・・素子分離用低濃度Ｐ型部、（９
）・・・・ドリフトレイヤー低濃度Ｐ型部、（１０）・
・・・ゲート酸化膜、（１１）・・・・ソース高濃度Ｐ
型部、 （１２）・・・・ ドレイン高濃度Ｐ型部、（
１３）・・・・チャネルカット用高濃度Ｎ型部、（１４
）・・・・Ｎｆｆ１電界効果トランジスタ、（１６）・
ａや・酸化シリコン膜、（１７）φ・・・窒化シリコン
Ｂ、＜１ｓ）ｒ ・・・・ ホトレジストマスク、（１
，９）・・・・ 素子分離用ホトレシストマスク。 代理人 大岩増雄 第１図 区 第２図 。 第４図 ＶＤＳ 第５図 手続補正書（自発） １．事件の表示 特願昭５８−１５６６９１号２、発明
の名称 半導体装置 ３、補正をする者 ５、補正の対象 （１）明細書第３頁第２０行〜第４頁第１行の「ゲート
酸化膜（１０）Ｊを１スムースコート膜」と補正する。 （２）同書第１２頁第１９行の「必然的にされる」を「
必然的に形成される」と補正する。 以 」ニ
む半導体装置の概要構成を示す断面図、第２図はこの発
明の一実施例による同上半導体装置の概要構成を示す断
面図、第３図（ａ）ないしく、）はこの発明の一実施例
をＣＭＯ８構成の半導体装置に適用する場合の製造工程
を順次に示すそれぞれ断面図、第４図（ａ）ないしくＣ
）は同上トランジスタのドリフトレイヤー低濃度Ｐ型部
の不純物濃度全変更した場合のそれぞれ特性図、第５図
および第６図はそれぞれに他の実施例による同上半導体
装置の概要構成を示す断面図でめる。 （１）・・・・ソース電極、（２）・・・・ゲート電極
、（３）・・・・ドリフトレイヤー、（４）・・・・ド
レイｙｔｉ、（５）・・・・ Ｐ型シリコン基板、（６
）・・・・Ｎ型タブ、（７）・・・・選択酸化膜（ＳＯ
Ｉ））、（８）・・・・素子分離用低濃度Ｐ型部、（９
）・・・・ドリフトレイヤー低濃度Ｐ型部、（１０）・
・・・ゲート酸化膜、（１１）・・・・ソース高濃度Ｐ
型部、 （１２）・・・・ ドレイン高濃度Ｐ型部、（
１３）・・・・チャネルカット用高濃度Ｎ型部、（１４
）・・・・Ｎｆｆ１電界効果トランジスタ、（１６）・
ａや・酸化シリコン膜、（１７）φ・・・窒化シリコン
Ｂ、＜１ｓ）ｒ ・・・・ ホトレジストマスク、（１
，９）・・・・ 素子分離用ホトレシストマスク。 代理人 大岩増雄 第１図 区 第２図 。 第４図 ＶＤＳ 第５図 手続補正書（自発） １．事件の表示 特願昭５８−１５６６９１号２、発明
の名称 半導体装置 ３、補正をする者 ５、補正の対象 （１）明細書第３頁第２０行〜第４頁第１行の「ゲート
酸化膜（１０）Ｊを１スムースコート膜」と補正する。 （２）同書第１２頁第１９行の「必然的にされる」を「
必然的に形成される」と補正する。 以 」ニ
Claims (5)
- （１）第１導電形の半導体基板上に第２導電形の拡散領
域を形成し、この拡散領域上に第１導電形のソースおよ
びドレインを設けると共に、ドレインとゲート部との間
に選択酸化膜を形成し、かつこの選択酸化膜下に第１導
電形の不純物注入による領域を形成してなる高耐圧電界
効果トランジスタを含むことを特徴とする半導体装置。 - （２）第４導電形の半導体基板上の全表面に第２導電形
の拡散領域を形成したことを特徴とする特許請求の範囲
第１項記載の半導体装置。 - （３）選択酸化膜下の不純物注入領域を、第２導電形拡
散領域以外の基板上の選択酸化膜下に形成される素子分
離のための不純物注入領域と同一に形成したことを特徴
とする特許請求の範囲第１項記載の半導体装置。 - （４）高耐圧電界効果トランジスタのソース巾をドレイ
ン巾よりも大きくしたことを特徴とする特許請求の範囲
第１項記載の半導体装置。 - （５）ドレインの取多出し電極配線下の拡散領域上にチ
ャネルカット領域を形成したことを特徴とする特許請求
の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156691A JPS6047456A (ja) | 1983-08-26 | 1983-08-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156691A JPS6047456A (ja) | 1983-08-26 | 1983-08-26 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030087A Division JPH03214674A (ja) | 1990-02-09 | 1990-02-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6047456A true JPS6047456A (ja) | 1985-03-14 |
Family
ID=15633221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58156691A Pending JPS6047456A (ja) | 1983-08-26 | 1983-08-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047456A (ja) |
Cited By (4)
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1983
- 1983-08-26 JP JP58156691A patent/JPS6047456A/ja active Pending
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