JPS60175458A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、絶縁基板上の半導体層に素子を形成した半導
体装置及びその製造方法に関する。
体装置及びその製造方法に関する。
近年、半導体装置においては素子の微細化、高集積化が
目ざましく、５Ｏ８（Ｓｉｌｉｃｏｎ ０ｎＳａｐｐｈ
ｌｎｅ ）構造のＭＯ８型トランジスタについても同
様である。
目ざましく、５Ｏ８（Ｓｉｌｉｃｏｎ ０ｎＳａｐｐｈ
ｌｎｅ ）構造のＭＯ８型トランジスタについても同
様である。
従来、かかるＳＯ８構造のＭＯ８型トランジスタは、簡
単に述べれば、まず、絶縁基板例えばサファイア上に形
成した半導体層（シリコン層）の素子領域にダート絶縁
膜を介してケ°−ト電極を形成した後、このダート電極
をマスクとして前記シリコン層に不純物添加をおこなっ
てソース、ドレイン領域を形成することによシ製造され
る。
単に述べれば、まず、絶縁基板例えばサファイア上に形
成した半導体層（シリコン層）の素子領域にダート絶縁
膜を介してケ°−ト電極を形成した後、このダート電極
をマスクとして前記シリコン層に不純物添加をおこなっ
てソース、ドレイン領域を形成することによシ製造され
る。
しかしながら、従来技術によれば、素子の微細化を進め
ると、いわゆる短チヤネル効果が発生して電気特性の劣
化をもたらす。即ち、高速化によシ配線抵抗やソース、
ドレイン領域の抵抗を大きくすることができないため、
ソース、ドレイン領域形成のための不純物添加は極端に
低濃度にできない。したがって、拡散深さが深くなシ、
必然的に横方向への拡散が進み、実効チャネル長が減少
する。しかるに、低抵抗にして拡散深さを浅くしても、
ソース、ドレイン領域が絶縁基板まで到達しないとチャ
ネル領域とソース、ドレイン領域との接合面積が急激に
増し、その間で容量が増大するため、ＳＯ８の長所の１
つである高速性が損なわれる。また、微細化に伴なって
電源電圧を規制せずに動作させようとすると、ソース、
ドレイン領域間でパンチスルー現象が生ずる。更（、Ｓ
ＯＳ構造のＭＯＳ ）ランジスタに固有の問題として、
絶縁基板とシリコン層の界面に固有電荷が存在するため
、界面付近のシリコン層が反転し、この領域を通ってソ
ース、ドレイン領域間に電流が流れる。いわゆるパック
チャネル電流が存在するという問題が生ずる。
ると、いわゆる短チヤネル効果が発生して電気特性の劣
化をもたらす。即ち、高速化によシ配線抵抗やソース、
ドレイン領域の抵抗を大きくすることができないため、
ソース、ドレイン領域形成のための不純物添加は極端に
低濃度にできない。したがって、拡散深さが深くなシ、
必然的に横方向への拡散が進み、実効チャネル長が減少
する。しかるに、低抵抗にして拡散深さを浅くしても、
ソース、ドレイン領域が絶縁基板まで到達しないとチャ
ネル領域とソース、ドレイン領域との接合面積が急激に
増し、その間で容量が増大するため、ＳＯ８の長所の１
つである高速性が損なわれる。また、微細化に伴なって
電源電圧を規制せずに動作させようとすると、ソース、
ドレイン領域間でパンチスルー現象が生ずる。更（、Ｓ
ＯＳ構造のＭＯＳ ）ランジスタに固有の問題として、
絶縁基板とシリコン層の界面に固有電荷が存在するため
、界面付近のシリコン層が反転し、この領域を通ってソ
ース、ドレイン領域間に電流が流れる。いわゆるパック
チャネル電流が存在するという問題が生ずる。
このようなことから、これらの現象を防止するために、
しきい値電圧の制御のだめのチャネルイオン注入を行な
うのとは別に７４ンチスルー耐圧の向上を目的とするイ
オン注入、更にパックチャネル電流防止のためにチャネ
ルイオン注入が必要とされる。しかしながら、こうした
イオン注入はシリコン層濃度を高くシ、ＳＯ８構造のト
ランジスタに特有なキンク現象を激しくしたり、しきい
値電圧の制御性を悪くする。
しきい値電圧の制御のだめのチャネルイオン注入を行な
うのとは別に７４ンチスルー耐圧の向上を目的とするイ
オン注入、更にパックチャネル電流防止のためにチャネ
ルイオン注入が必要とされる。しかしながら、こうした
イオン注入はシリコン層濃度を高くシ、ＳＯ８構造のト
ランジスタに特有なキンク現象を激しくしたり、しきい
値電圧の制御性を悪くする。
本発明は上記事情に鑑みてなされたもので、素子の微細
化に起因する短チヤネル効果の発生、パックチャネル電
流の発生を防止するとともに、パンチスルー耐圧の向上
環をなし得る半導体装置及びその製造方法を提供するこ
とを目的とするものである。
化に起因する短チヤネル効果の発生、パックチャネル電
流の発生を防止するとともに、パンチスルー耐圧の向上
環をなし得る半導体装置及びその製造方法を提供するこ
とを目的とするものである。
本Ｈ第１の発明は、絶縁基板上の半導体層に、一端が絶
縁基板と接触しかつ他端が半導体層表面近くまで延在し
た絶縁層を、ソース、ドレイン領域の対向端に夫々隣接
するように設けたことを特徴とし、これによシ前記目的
を達成しようとす石ものである。
縁基板と接触しかつ他端が半導体層表面近くまで延在し
た絶縁層を、ソース、ドレイン領域の対向端に夫々隣接
するように設けたことを特徴とし、これによシ前記目的
を達成しようとす石ものである。
本願第２の発明は、絶縁基板（例えばサファイア）上に
半導体層（例えばシリコン層）を形成した後、このシリ
コン層上にケ゛−ト絶縁膜を介してダート電極を形成し
、このダート電極上に該ケ°−ト電極と同形状の保護膜
パターンを形成し、この保腹膜・母ターンをマスクとし
て前記シリコン層に酸素を該シリコン層表面から離隔し
てイオン注入し前記サファイアに達する酸素注入領域を
形成し、前記保護膜パターンを除去した後熱処理を施し
て前記酸素注入領域を絶縁化するとともに、前記ダート
電極の周囲に酸化膜を形成することによシ前記目的を達
成するものである。
半導体層（例えばシリコン層）を形成した後、このシリ
コン層上にケ゛−ト絶縁膜を介してダート電極を形成し
、このダート電極上に該ケ°−ト電極と同形状の保護膜
パターンを形成し、この保腹膜・母ターンをマスクとし
て前記シリコン層に酸素を該シリコン層表面から離隔し
てイオン注入し前記サファイアに達する酸素注入領域を
形成し、前記保護膜パターンを除去した後熱処理を施し
て前記酸素注入領域を絶縁化するとともに、前記ダート
電極の周囲に酸化膜を形成することによシ前記目的を達
成するものである。
以下、本発明をＳＯＳ構造のｎチャネルＭＯ８型トラン
ジスタの製造に適用した場合について第１図〜第６図を
参照して説明する。
ジスタの製造に適用した場合について第１図〜第６図を
参照して説明する。
〔１〕まず、絶縁基板としてのサファイア１上に厚さ０
．６μｍのシリコン層２をエピタキシャル成長させた後
、このシリコン層２を選択的に酸化してフィールド酸化
膜３を形成した。つづいて、このフィールド酸化膜３で
分離された島状のシリコン層２上に厚さ３００〜５００
Ｘのケ。
．６μｍのシリコン層２をエピタキシャル成長させた後
、このシリコン層２を選択的に酸化してフィールド酸化
膜３を形成した。つづいて、このフィールド酸化膜３で
分離された島状のシリコン層２上に厚さ３００〜５００
Ｘのケ。
−ト酸化膜４を形成した（第１図図示）。次いで、常法
によシ前記ダート酸化膜４上に多結晶シリコンからなる
ダート電極５、及びダート電極５と同じ大きさのＣＶＤ
−’５ＩＯ２からなる保護膜パターン６を夫々形成した
（第２図図示）。しかる後、ｒ−）電極５、保護膜パタ
ーン６の側壁を除く全面にレジストパターン７を形成し
た。
によシ前記ダート酸化膜４上に多結晶シリコンからなる
ダート電極５、及びダート電極５と同じ大きさのＣＶＤ
−’５ＩＯ２からなる保護膜パターン６を夫々形成した
（第２図図示）。しかる後、ｒ−）電極５、保護膜パタ
ーン６の側壁を除く全面にレジストパターン７を形成し
た。
更に、このレジストパターン７及び保護膜パターン６を
マスクとして前記シリコン層２に酸素を加速電圧１００
〜２８０ｋｅｖ、ドーズ量１０１８〜１０ ／−の条件
でイオン注入し、シリコン層２の表面から離間した部分
に前記サファイア１に達する酸素注入領域８を形成した
（第３図図示）。
マスクとして前記シリコン層２に酸素を加速電圧１００
〜２８０ｋｅｖ、ドーズ量１０１８〜１０ ／−の条件
でイオン注入し、シリコン層２の表面から離間した部分
に前記サファイア１に達する酸素注入領域８を形成した
（第３図図示）。
〔１１〕次に、前記レジストパターン７及び保護膜ｉ！
ターン６を除去した後、熱処理を行なった。
ターン６を除去した後、熱処理を行なった。
この結果、前記酸素注入領域８中の酸化されて絶縁層９
が形成されると同時に、多結晶シリコンからなるダート
電極５の周囲に薄い酸化膜１０が形成された（第４図図
示）。つづいて、ダート電極５及び薄い酸化膜１０をマ
スクとしてシリコン層２にｎ型不純物例えば砒素をイオ
ン注入し、１型のソース、ドレイン領域Ｉ Ｊ Ｉ Ｊ
２を形成した（第５図図示）。次いで、全面にｃｖＤ
−ｓｉｏ２膜１３、ＢＰＳＧ （ゾロンリンガラス）膜
Ｊ４を順次堆積した後、前記ソース、ドレイン領域１１
．１２の夫々の一部に対応するＢＰＳＧ膜１４、ＣＶＤ
−８ｌ ０２膜１３及びダート酸化膜４を選択的に除去
し、コンタクトホール１５ｍ、１５ｂを形成した。しか
る後、全面に例えばＡｔを蒸着、パターニングして前記
ソース、ドレイン領域１ノ。
が形成されると同時に、多結晶シリコンからなるダート
電極５の周囲に薄い酸化膜１０が形成された（第４図図
示）。つづいて、ダート電極５及び薄い酸化膜１０をマ
スクとしてシリコン層２にｎ型不純物例えば砒素をイオ
ン注入し、１型のソース、ドレイン領域Ｉ Ｊ Ｉ Ｊ
２を形成した（第５図図示）。次いで、全面にｃｖＤ
−ｓｉｏ２膜１３、ＢＰＳＧ （ゾロンリンガラス）膜
Ｊ４を順次堆積した後、前記ソース、ドレイン領域１１
．１２の夫々の一部に対応するＢＰＳＧ膜１４、ＣＶＤ
−８ｌ ０２膜１３及びダート酸化膜４を選択的に除去
し、コンタクトホール１５ｍ、１５ｂを形成した。しか
る後、全面に例えばＡｔを蒸着、パターニングして前記
ソース、ドレイン領域１ノ。
１２にコンタクトホール１５ａ、１５ｂを介して接続す
るソース、ドレイン電極１６ａ、１６ｂを形成し、ｎチ
ャネル型のＭＯＳ ）ランジスタを製造した（第６図図
示）。
るソース、ドレイン電極１６ａ、１６ｂを形成し、ｎチ
ャネル型のＭＯＳ ）ランジスタを製造した（第６図図
示）。
本発明に係る半導体装置は、第６図に示す如く、絶縁基
板１上−のシリコン層２に、一端が絶縁基板１と接触し
かつ他端がシリコン層２表面近くまで延在した絶縁層９
．９を、１型のソース、ドレイン領域１１．１２の対向
端に夫々隣接するように設けた構造となっている。
板１上−のシリコン層２に、一端が絶縁基板１と接触し
かつ他端がシリコン層２表面近くまで延在した絶縁層９
．９を、１型のソース、ドレイン領域１１．１２の対向
端に夫々隣接するように設けた構造となっている。
しかして、第６図の半導体装置によれば、絶縁層９．９
をシリコン層２の所定の位置に設けることにより、チャ
ネル電流はシリコン層２０表面側に流れる。従って、ド
レイン領域１２にＡｔ配線１６ｂを介して電圧を印加し
た際に生じる空乏層の存在する範囲にはチャネル電流が
流れず、・臂ンチスルー耐圧を大きく向上することがで
きるとともに、短チヤネル効果の発生も防止できる。ま
た、同様の理由から、シリコン層２とサファイア１界面
における固定チャージによるパックチャネル電流の発生
も完全に防止できる。なお、このようにシリコン層２濃
度を必要以上に高めることなくパックチャネル電流の問
題を解消できるため、ＳＯ８構造のトランジスタに固有
なキンク現象も大幅に減少された。更に、上ｍｌと同様
の理由からしきい値電圧の制御も非常に容易にできる。
をシリコン層２の所定の位置に設けることにより、チャ
ネル電流はシリコン層２０表面側に流れる。従って、ド
レイン領域１２にＡｔ配線１６ｂを介して電圧を印加し
た際に生じる空乏層の存在する範囲にはチャネル電流が
流れず、・臂ンチスルー耐圧を大きく向上することがで
きるとともに、短チヤネル効果の発生も防止できる。ま
た、同様の理由から、シリコン層２とサファイア１界面
における固定チャージによるパックチャネル電流の発生
も完全に防止できる。なお、このようにシリコン層２濃
度を必要以上に高めることなくパックチャネル電流の問
題を解消できるため、ＳＯ８構造のトランジスタに固有
なキンク現象も大幅に減少された。更に、上ｍｌと同様
の理由からしきい値電圧の制御も非常に容易にできる。
以上よシ、高信頼性、高速度性、高集積度のトランジス
タを得ることができる。
タを得ることができる。
また、本発明方法によれば、酸素をレジストパターン７
及び保護膜パターン６をマスクとしてシリコン層２に所
定の条件でイオン注入して酸素注入領域３を形成した後
、レジストパターン７及び保護膜・母ターン６を除去し
て熱処理を施すことによシ、シリコン層２の表面から離
間した部分にサファイア１に達する絶縁層９を形成する
ことができる。従って、本ＩｉＲ第１の発明と同様の効
果を得ることができる。
及び保護膜パターン６をマスクとしてシリコン層２に所
定の条件でイオン注入して酸素注入領域３を形成した後
、レジストパターン７及び保護膜・母ターン６を除去し
て熱処理を施すことによシ、シリコン層２の表面から離
間した部分にサファイア１に達する絶縁層９を形成する
ことができる。従って、本ＩｉＲ第１の発明と同様の効
果を得ることができる。
なお、上記実施例では、絶縁基板としてサファイアを用
いたが、これに限らず、スピネル、５ｉｎ２等、あるい
は５ｉＯ２−多結晶シリコン等の多層構造のものを用い
てもよい。
いたが、これに限らず、スピネル、５ｉｎ２等、あるい
は５ｉＯ２−多結晶シリコン等の多層構造のものを用い
てもよい。
また、上記実施例では、ＳＯ８構造のｎチャネルＭＯ８
）ランジスタの製造に適用した場合について述べたが、
これに限らず、同構造のｐチャネルＭＯ８）ランジスタ
、あるいは相補型ＭＯ８）ランジスタ等にも同様に適用
できる。
）ランジスタの製造に適用した場合について述べたが、
これに限らず、同構造のｐチャネルＭＯ８）ランジスタ
、あるいは相補型ＭＯ８）ランジスタ等にも同様に適用
できる。
以上詳述した如く本発明によれば、短チヤネル効果の発
生、パックチャネル電流の発生を防止するとともに、パ
ンチスルー耐圧の向上等をなし得る高信頼性、高速度性
、高集積度の半導体装置を製造する方法を提供できるも
のである。
生、パックチャネル電流の発生を防止するとともに、パ
ンチスルー耐圧の向上等をなし得る高信頼性、高速度性
、高集積度の半導体装置を製造する方法を提供できるも
のである。
第１図〜第６図は本発明の一実施例に係るｎチャネルＭ
Ｏ８型トランジスタの製造方法を工程順に示す断面図で
ある。 １・・・サファイア（絶縁基板）、２・・・シリコン層
（半導体層）、３・・・フィールド酸化膜、４・・・ダ
ート酸化膜、５・・・ダート電極、６・・・保護膜・や
ターン、７・・・レジスト・母ターン、８・・・酸素注
入領域、９・・・絶縁層、１０・・・薄い酸化膜、１ノ
・・・１型のソース領域、ノ２・・・１型のドレイン領
域、１ ３−ＣＶＤ−８ｉｎ２膜、 １ ４ ・ＢＰＳ
Ｇ膜、 １５ａ 。 １５ｂ・・・コンタクトホール、１６ａ・・・ソース電
極、１６ｂ・・・ドレイ／霊極。 出願人代理人 弁理士 鈴 江 武 彦第１図
Ｏ８型トランジスタの製造方法を工程順に示す断面図で
ある。 １・・・サファイア（絶縁基板）、２・・・シリコン層
（半導体層）、３・・・フィールド酸化膜、４・・・ダ
ート酸化膜、５・・・ダート電極、６・・・保護膜・や
ターン、７・・・レジスト・母ターン、８・・・酸素注
入領域、９・・・絶縁層、１０・・・薄い酸化膜、１ノ
・・・１型のソース領域、ノ２・・・１型のドレイン領
域、１ ３−ＣＶＤ−８ｉｎ２膜、 １ ４ ・ＢＰＳ
Ｇ膜、 １５ａ 。 １５ｂ・・・コンタクトホール、１６ａ・・・ソース電
極、１６ｂ・・・ドレイ／霊極。 出願人代理人 弁理士 鈴 江 武 彦第１図
Claims (2)
- （１）絶縁基板上に形成された半導体層と、この半導体
層に互いに離隔して設けられたソース、ドレイン領域と
、同半導体層の前記ソース、ドレイン領域の対向端に夫
々隣接して設けられ、一端が絶縁基板と接触しかつ他端
が半導層表面とを具備することを特徴とする半導体装置
。 - （２）絶縁基板上に半導体層を形成する工程と、この半
導体層上にダート絶縁膜を介してダート電極を形成する
工程と、このｆ−）電極上に該ダート電極と同形状の保
護膜／４’ターンを形成する工程と、この保護膜パター
ンをマスクとして前記半導体層に酸素を該半導体層表面
から離隔してイオン注入し前記基板に達する酸素注入領
域を形成する工程と、前記保護膜パターンを除去した後
熱処理を施して前記酸素注入領域を絶縁化するとともに
１．前記ダート電極の周囲に酸化膜を形成する工程とを
具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070884A JPS60175458A (ja) | 1984-02-21 | 1984-02-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3070884A JPS60175458A (ja) | 1984-02-21 | 1984-02-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60175458A true JPS60175458A (ja) | 1985-09-09 |
Family
ID=12311141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3070884A Pending JPS60175458A (ja) | 1984-02-21 | 1984-02-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60175458A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1984
- 1984-02-21 JP JP3070884A patent/JPS60175458A/ja active Pending
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| US10978594B2 (en) | 2014-12-23 | 2021-04-13 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Transistor comprising a channel placed under shear strain and fabrication process |
| US11688811B2 (en) | 2014-12-23 | 2023-06-27 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Transistor comprising a channel placed under shear strain and fabrication process |
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