JPH0846196A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract
(57)【要約】
【目的】 降伏電圧の高いＭＯＳトランジスタおよびそ
の製造方法を提供する。 【構成】 ゲート電極５４の下部に第１導電型で第１不
純物濃度のスレショルド電圧調節不純物領域５１が形成
され、その左右に第２導電型で第２不純物濃度のＮ- ソ
ース／ドレイン領域５６、５６′が形成される。スレシ
ョルド電圧調節不純物領域５１とＮ- ソース／ドレイン
領域５６、５６′との間には、接合部がＮ - ソース／ド
レイン領域５６、５６′より浅く第２不純物濃度より低
い第３不純物濃度のＮ--ソース／ドレイン領域５３が形
成される。ゲート電極５４のスペーサ５８に整列され
て、Ｎ- ソース／ドレイン領域５６、５６′に含まれ第
２不純物濃度より高い第４不純物濃度のＮ+ ソース／ド
レイン領域６０、６０′が形成される。ドレイン領域に
加わる電界の大きさを減少させてトランジスタ特性を改
善し、またレイアウト面積を減少し半導体装置の集積度
を増加させることができる。
の製造方法を提供する。 【構成】 ゲート電極５４の下部に第１導電型で第１不
純物濃度のスレショルド電圧調節不純物領域５１が形成
され、その左右に第２導電型で第２不純物濃度のＮ- ソ
ース／ドレイン領域５６、５６′が形成される。スレシ
ョルド電圧調節不純物領域５１とＮ- ソース／ドレイン
領域５６、５６′との間には、接合部がＮ - ソース／ド
レイン領域５６、５６′より浅く第２不純物濃度より低
い第３不純物濃度のＮ--ソース／ドレイン領域５３が形
成される。ゲート電極５４のスペーサ５８に整列され
て、Ｎ- ソース／ドレイン領域５６、５６′に含まれ第
２不純物濃度より高い第４不純物濃度のＮ+ ソース／ド
レイン領域６０、６０′が形成される。ドレイン領域に
加わる電界の大きさを減少させてトランジスタ特性を改
善し、またレイアウト面積を減少し半導体装置の集積度
を増加させることができる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ（Metal Oxide Se
miconductor)トランジスタおよびその製造方法に係り、
特にレイアウト面積を減少させトランジスタの特性を改
善させうる高降伏電圧のＭＯＳトランジスタおよびその
製造方法に関する。
miconductor)トランジスタおよびその製造方法に係り、
特にレイアウト面積を減少させトランジスタの特性を改
善させうる高降伏電圧のＭＯＳトランジスタおよびその
製造方法に関する。
【０００２】
【従来の技術】半導体装置の集積度が増加するにつれて
ＭＯＳトランジスタのチャネル長さが短くなっている。
これにより、スレショルド電圧の低下、サブ−スレショ
ルド特性低下およびソース／ドレイン間の降伏電圧（Br
eakdown Voltage)低下などのショートチャネル効果が半
導体装置の高集積化に大きな障害となっている。したが
って、このようなショートチャネル効果を改善させうる
新たな構造が研究されている。特に、ＭＯＳトランジス
タの降伏電圧を増加させうるための色々な構造が開発さ
れてきた。
ＭＯＳトランジスタのチャネル長さが短くなっている。
これにより、スレショルド電圧の低下、サブ−スレショ
ルド特性低下およびソース／ドレイン間の降伏電圧（Br
eakdown Voltage)低下などのショートチャネル効果が半
導体装置の高集積化に大きな障害となっている。したが
って、このようなショートチャネル効果を改善させうる
新たな構造が研究されている。特に、ＭＯＳトランジス
タの降伏電圧を増加させうるための色々な構造が開発さ
れてきた。
【０００３】図１はアメリカ特許第 4,172,260号に開示
されている高降伏電圧を有するトランジスタ（以下、
「高電圧トランジスタ」という）の断面図である。図１
を参照すれば、Ｐ型の半導体基板１上に熱酸化工程で第
１酸化膜（図示せず）を形成する。前記第１酸化膜を選
択的に食刻した後、Ｎ+ 型の不純物を基板１に拡散させ
てＮ+ 型ソース領域７およびドレイン領域６を形成す
る。前記第１酸化膜を取り除き、熱酸化工程を施して基
板１上に第２酸化膜２を形成する。第２酸化膜２上に多
結晶シリコンを沈積した後、写真食刻工程で前記多結晶
シリコン層をパタニングすることによりゲート電極３を
形成する。ゲート電極３をマスクとして使用して半導体
基板にＮ- 型の不純物イオンを注入してＮ- 型レジスタ
領域８を形成する。この際、前記Ｎ- 型不純物イオンの
ドーズは降伏電圧を決める重要な変数となる。次いで、
ゲート電極３の上面からドレイン領域６に向かって延び
レジスタ領域８の中間位置で終わる第３酸化膜（図示せ
ず）を形成する。ゲート電極３と第３酸化膜をマスクと
して使用してＮ型の不純物イオンを注入してＮ型中間領
域５を形成する。したがって、レジスタ領域８はＮ- 型
の領域４とＮ型中間領域５に分けられる。次に第３酸化
膜を取り除いた後、結果物上にパッシベーション膜（Pa
ssivation film) （図示せず）を形成し、ソース領域７
およびドレイン領域６を露出させるコンタクト工程を施
す。
されている高降伏電圧を有するトランジスタ（以下、
「高電圧トランジスタ」という）の断面図である。図１
を参照すれば、Ｐ型の半導体基板１上に熱酸化工程で第
１酸化膜（図示せず）を形成する。前記第１酸化膜を選
択的に食刻した後、Ｎ+ 型の不純物を基板１に拡散させ
てＮ+ 型ソース領域７およびドレイン領域６を形成す
る。前記第１酸化膜を取り除き、熱酸化工程を施して基
板１上に第２酸化膜２を形成する。第２酸化膜２上に多
結晶シリコンを沈積した後、写真食刻工程で前記多結晶
シリコン層をパタニングすることによりゲート電極３を
形成する。ゲート電極３をマスクとして使用して半導体
基板にＮ- 型の不純物イオンを注入してＮ- 型レジスタ
領域８を形成する。この際、前記Ｎ- 型不純物イオンの
ドーズは降伏電圧を決める重要な変数となる。次いで、
ゲート電極３の上面からドレイン領域６に向かって延び
レジスタ領域８の中間位置で終わる第３酸化膜（図示せ
ず）を形成する。ゲート電極３と第３酸化膜をマスクと
して使用してＮ型の不純物イオンを注入してＮ型中間領
域５を形成する。したがって、レジスタ領域８はＮ- 型
の領域４とＮ型中間領域５に分けられる。次に第３酸化
膜を取り除いた後、結果物上にパッシベーション膜（Pa
ssivation film) （図示せず）を形成し、ソース領域７
およびドレイン領域６を露出させるコンタクト工程を施
す。
【０００４】前述した従来の方法によれば、トランジス
タのＮ+ ドレイン領域にＮ- およびＮ領域を形成させて
ドレイン領域の周りに生じる空乏層（Depletion)の幅を
大きくするので、ドレイン領域に加えられる電界が減少
する。しかしながら、Ｎ- およびＮ領域に当たるオフセ
ット長さ分だけレイアウト面積が増えるので、半導体装
置の高集積化に不利である。
タのＮ+ ドレイン領域にＮ- およびＮ領域を形成させて
ドレイン領域の周りに生じる空乏層（Depletion)の幅を
大きくするので、ドレイン領域に加えられる電界が減少
する。しかしながら、Ｎ- およびＮ領域に当たるオフセ
ット長さ分だけレイアウト面積が増えるので、半導体装
置の高集積化に不利である。
【０００５】一方、前述した従来の方法のようにレイア
ウト面積を増加させず高降伏電圧を得る方法がアメリカ
特許第 4,950,617号、VLSI ELECTRONICS MICROSTRUCTUR
E SCIENCE Vol. 18, ppl174 〜176 および CMOS DEVICE
S AND TECHNOLOGY FOR VLSI1990. pp200 〜202 に開示
されている。前記の方法は図２に示されたように、二重
拡散ドレイン（以下“ＤＤＤ”と称する）構造を有する
トランジスタを製造することにより電界を減少する。
ウト面積を増加させず高降伏電圧を得る方法がアメリカ
特許第 4,950,617号、VLSI ELECTRONICS MICROSTRUCTUR
E SCIENCE Vol. 18, ppl174 〜176 および CMOS DEVICE
S AND TECHNOLOGY FOR VLSI1990. pp200 〜202 に開示
されている。前記の方法は図２に示されたように、二重
拡散ドレイン（以下“ＤＤＤ”と称する）構造を有する
トランジスタを製造することにより電界を減少する。
【０００６】図２を参照すれば、Ｐ型半導体基板１０上
に熱酸化工程でゲート絶縁膜１１を形成する。次に、多
結晶シリコンを沈積しこれを写真食刻工程でパタニング
してゲート電極１２を形成する。ゲート電極１２をマス
クとして使用してＮ- 型不純物イオンを注入する。次
に、高温、長時間の熱処理工程を施して接合部が深く拡
散されたＮ- ソースおよびドレイン領域１４、１４′を
形成する。ゲート電極１２をマスクとして使用してＮ+
不純物イオンを注入することによりＮ+ ソース領域１３
およびドレイン領域１３′を形成する。
に熱酸化工程でゲート絶縁膜１１を形成する。次に、多
結晶シリコンを沈積しこれを写真食刻工程でパタニング
してゲート電極１２を形成する。ゲート電極１２をマス
クとして使用してＮ- 型不純物イオンを注入する。次
に、高温、長時間の熱処理工程を施して接合部が深く拡
散されたＮ- ソースおよびドレイン領域１４、１４′を
形成する。ゲート電極１２をマスクとして使用してＮ+
不純物イオンを注入することによりＮ+ ソース領域１３
およびドレイン領域１３′を形成する。
【０００７】前述したＤＤＤ構造のトランジスタを有す
る従来の方法によると、深い接合部を形成するための高
温、長時間の熱処理工程が必要であり、これによりトラ
ンジスタの性能が低下されショートチャネル効果が発生
する。したがって、これを解決するためにトランジスタ
のチャネル長さを増加させるべきなので、図２の方法を
高集積化された半導体装置に適用することは困難であ
る。
る従来の方法によると、深い接合部を形成するための高
温、長時間の熱処理工程が必要であり、これによりトラ
ンジスタの性能が低下されショートチャネル効果が発生
する。したがって、これを解決するためにトランジスタ
のチャネル長さを増加させるべきなので、図２の方法を
高集積化された半導体装置に適用することは困難であ
る。
【０００８】
【発明が解決しようとする課題】本発明の第１目的は、
レイアウト面積を減少させトランジスタの特性を改善さ
せうる高電圧トランジスタを提供することにある。本発
明の第２目的は、前記トランジスタを製造するに特に適
した高電圧トランジスタの製造方法を提供することにあ
る。
レイアウト面積を減少させトランジスタの特性を改善さ
せうる高電圧トランジスタを提供することにある。本発
明の第２目的は、前記トランジスタを製造するに特に適
した高電圧トランジスタの製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第１導電型の半導体基板と、前記半導
体基板上にゲート絶縁膜を介して形成されたゲート電極
と、前記ゲート電極の側壁に形成された絶縁スペーサ
と、前記ゲート電極下部の基板表面に形成され第１不純
物濃度を有する第１導電型の第１不純物領域と、前記第
１不純物領域の左右にそれぞれ形成され第２不純物濃度
を有し前記第１導電型とは反対の第２導電型の一対の第
２不純物領域と、前記第１不純物領域と前記第２不純物
領域との間に形成され、その接合部の深さが前記第２不
純物領域より小さく、かつ前記第２不純物濃度より低い
第３不純物濃度を有する一対の第３不純物領域と、前記
絶縁スペーサに整列されて前記一対の第２不純物領域内
に含まれ前記第２不純物濃度より高い第４不純物濃度を
有する第４不純物領域とを有するトランジスタを提供す
る。
めに、本発明は、第１導電型の半導体基板と、前記半導
体基板上にゲート絶縁膜を介して形成されたゲート電極
と、前記ゲート電極の側壁に形成された絶縁スペーサ
と、前記ゲート電極下部の基板表面に形成され第１不純
物濃度を有する第１導電型の第１不純物領域と、前記第
１不純物領域の左右にそれぞれ形成され第２不純物濃度
を有し前記第１導電型とは反対の第２導電型の一対の第
２不純物領域と、前記第１不純物領域と前記第２不純物
領域との間に形成され、その接合部の深さが前記第２不
純物領域より小さく、かつ前記第２不純物濃度より低い
第３不純物濃度を有する一対の第３不純物領域と、前記
絶縁スペーサに整列されて前記一対の第２不純物領域内
に含まれ前記第２不純物濃度より高い第４不純物濃度を
有する第４不純物領域とを有するトランジスタを提供す
る。
【００１０】本発明の実施例によれば、前記第３不純物
領域は前記ゲート電極のエッジからセンタ側に 0.2〜1.
0 μm 伸長した幅を有する。また、前記絶縁スペーサ
は、前記一対の第４不純物領域のそれぞれに接触しない
部分の前記一対の第２不純物領域それぞれの表面を覆う
ように形成される。第１導電型がＮ型であり第２導電型
がＰ型であってもよいし、逆に第１導電型がＰ型であり
第２導電型がＮ型であってもよい。後者の場合には特
に、前記第２および第３不純物領域の不純物として燐
を、前記第４不純物領域として砒素を使用することがで
きる。
領域は前記ゲート電極のエッジからセンタ側に 0.2〜1.
0 μm 伸長した幅を有する。また、前記絶縁スペーサ
は、前記一対の第４不純物領域のそれぞれに接触しない
部分の前記一対の第２不純物領域それぞれの表面を覆う
ように形成される。第１導電型がＮ型であり第２導電型
がＰ型であってもよいし、逆に第１導電型がＰ型であり
第２導電型がＮ型であってもよい。後者の場合には特
に、前記第２および第３不純物領域の不純物として燐
を、前記第４不純物領域として砒素を使用することがで
きる。
【００１１】また、前記第１目的を達成するために、本
発明は、第１導電型の半導体基板と、前記半導体基板上
にゲート絶縁膜を介して形成されたゲート電極と、前記
ゲート電極の側壁に形成された絶縁スペーサと、前記ゲ
ート電極下部の基板表面に形成され第１不純物濃度を有
する第１導電型の第１不純物領域と、前記第１不純物領
域の一端と接触し前記第１不純物濃度より高い第２不純
物濃度を有する前記第１導電型とは反対の第２導電型の
第２不純物領域と、前記第１不純物領域の他端方向に形
成され前記第２不純物濃度より高い第３不純物濃度を有
する前記第２導電型の第３不純物領域と、前記第１不純
物領域と第３不純物領域との間に前記第１不純物領域の
他端に接触して形成され前記第２不純物濃度より低い第
４不純物濃度を有する第２導電型の第４不純物領域と、
前記第３不純物領域を含みその接合部が前記第３不純物
領域の下に形成され、前記第４不純物領域に接し前記第
２不純物濃度を有する第２導電型の第５不純物領域と、
前記絶縁スペーサに整列されてその接合部が前記第２不
純物領域に接し前記第２不純物濃度より高い第５不純物
濃度を有する第２導電型の第６不純物領域と、前記絶縁
スペーサに整列されてその接合部が前記第３不純物領域
に接触し前記第５不純物濃度を有する第２導電型の第７
不純物領域とを具備することを特徴とするＭＯＳトラン
ジスタを提供する。
発明は、第１導電型の半導体基板と、前記半導体基板上
にゲート絶縁膜を介して形成されたゲート電極と、前記
ゲート電極の側壁に形成された絶縁スペーサと、前記ゲ
ート電極下部の基板表面に形成され第１不純物濃度を有
する第１導電型の第１不純物領域と、前記第１不純物領
域の一端と接触し前記第１不純物濃度より高い第２不純
物濃度を有する前記第１導電型とは反対の第２導電型の
第２不純物領域と、前記第１不純物領域の他端方向に形
成され前記第２不純物濃度より高い第３不純物濃度を有
する前記第２導電型の第３不純物領域と、前記第１不純
物領域と第３不純物領域との間に前記第１不純物領域の
他端に接触して形成され前記第２不純物濃度より低い第
４不純物濃度を有する第２導電型の第４不純物領域と、
前記第３不純物領域を含みその接合部が前記第３不純物
領域の下に形成され、前記第４不純物領域に接し前記第
２不純物濃度を有する第２導電型の第５不純物領域と、
前記絶縁スペーサに整列されてその接合部が前記第２不
純物領域に接し前記第２不純物濃度より高い第５不純物
濃度を有する第２導電型の第６不純物領域と、前記絶縁
スペーサに整列されてその接合部が前記第３不純物領域
に接触し前記第５不純物濃度を有する第２導電型の第７
不純物領域とを具備することを特徴とするＭＯＳトラン
ジスタを提供する。
【００１２】本発明の望ましい実施例によれば、前記第
４不純物領域は前記ゲート電極のエッジからセンタ方向
に伸長した 0.2〜1.0 μm の幅を有し、前記絶縁スペー
サは前記第６不純物領域に接触しない部分の前記第２不
純物領域と前記第７不純物領域に接触しない部分の前記
第３不純物領域とを覆うように形成される。また、前記
第２ないし第５不純物領域の不純物は燐を、前記第６お
よび第７不純物領域の不純物は砒素を使用することがで
き、前記第４および第５不純物領域の不純物は燐を、前
記第２、第３、第６および第７不純物領域の不純物は砒
素を使用することができる。
４不純物領域は前記ゲート電極のエッジからセンタ方向
に伸長した 0.2〜1.0 μm の幅を有し、前記絶縁スペー
サは前記第６不純物領域に接触しない部分の前記第２不
純物領域と前記第７不純物領域に接触しない部分の前記
第３不純物領域とを覆うように形成される。また、前記
第２ないし第５不純物領域の不純物は燐を、前記第６お
よび第７不純物領域の不純物は砒素を使用することがで
き、前記第４および第５不純物領域の不純物は燐を、前
記第２、第３、第６および第７不純物領域の不純物は砒
素を使用することができる。
【００１３】本発明の第２目的を達成するために、本発
明は、第１導電型の半導体基板に第１導電型の第１不純
物イオンを注入して前記基板の表面に第１不純物濃度の
第１不純物領域を形成する段階と、前記基板上にゲート
絶縁膜およびゲート電極を次第に形成する段階と、前記
ゲート電極上に形成され両側面が前記ゲート電極の両側
のエッジから第１距離だけセンタ側に離れて前記ゲート
電極をマスキングするためのフォトレジストパターンを
形成する段階と、前記フォトレジストパターンが形成さ
れた結果物に前記第１導電型とは反対の第２導電型の第
２不純物イオンを注入することにより、前記基板に第２
不純物濃度を有する一対の第２不純物領域を形成すると
同時に、前記一対の第２不純物領域に接触し前記ゲート
電極の両側エッジからセンタ側に前記第１距離だけ伸長
した幅を有し、前記第２不純物濃度より低い第３不純物
濃度を有する一対の第３不純物領域を形成する段階と、
前記フォトレジストパターンを取除く段階と、前記ゲー
ト電極の側壁に絶縁スペーサを形成する段階と、前記絶
縁スペーサが形成された結果物に第２導電型の第３不純
物イオンを注入して前記第２不純物濃度より高い第４不
純物濃度を有する一対の第４不純物領域を形成する段階
とを具備することを特徴とするＭＯＳトランジスタの製
造方法を提供する。
明は、第１導電型の半導体基板に第１導電型の第１不純
物イオンを注入して前記基板の表面に第１不純物濃度の
第１不純物領域を形成する段階と、前記基板上にゲート
絶縁膜およびゲート電極を次第に形成する段階と、前記
ゲート電極上に形成され両側面が前記ゲート電極の両側
のエッジから第１距離だけセンタ側に離れて前記ゲート
電極をマスキングするためのフォトレジストパターンを
形成する段階と、前記フォトレジストパターンが形成さ
れた結果物に前記第１導電型とは反対の第２導電型の第
２不純物イオンを注入することにより、前記基板に第２
不純物濃度を有する一対の第２不純物領域を形成すると
同時に、前記一対の第２不純物領域に接触し前記ゲート
電極の両側エッジからセンタ側に前記第１距離だけ伸長
した幅を有し、前記第２不純物濃度より低い第３不純物
濃度を有する一対の第３不純物領域を形成する段階と、
前記フォトレジストパターンを取除く段階と、前記ゲー
ト電極の側壁に絶縁スペーサを形成する段階と、前記絶
縁スペーサが形成された結果物に第２導電型の第３不純
物イオンを注入して前記第２不純物濃度より高い第４不
純物濃度を有する一対の第４不純物領域を形成する段階
とを具備することを特徴とするＭＯＳトランジスタの製
造方法を提供する。
【００１４】本発明の望ましい実施例によれば、前記第
３不純物領域の第３不純物濃度は前記第１不純物領域の
第１不純物濃度より高く、前記第１距離は 0.2〜1.0 μ
m である。一方、前記第２不純物イオンとして燐を、前
記第３不純物イオンとして砒素を使用することができ
る。また、前記第２目的を達成するために、本発明は、
第１導電型の半導体基板に第１導電型の第１不純物イオ
ンを注入して前記基板の表面に第１不純物濃度の第１不
純物領域を形成する段階と、前記基板上にゲート絶縁膜
およびゲート電極を次第に形成する段階と、前記結果物
に前記第１導電型とは反対の第２導電型の第２不純物イ
オンを注入して、前記基板に第２不純物濃度を有する第
２不純物領域および前記第２不純物濃度より高い第３不
純物濃度を有する第３不純物領域をそれぞれ形成する段
階と、前記ゲート電極の所定部分と前記第２不純物領域
が形成された部分の前記基板を覆い第３不純物領域が形
成された部分の前記基板と前記ゲート電極の他側部分を
露出させるフォトレジストパターンを形成する段階と、
前記フォトレジストパターンが形成された結果物に第２
導電型の第３不純物イオンを注入することにより、ゲー
ト電極下部の基板表面に前記第３不純物領域側のゲート
電極エッジから前記ゲート電極のセンタ側に前記ゲート
電極の露出された部分に当たる第１距離だけ伸長し、前
記第２不純物濃度より低い第４不純物濃度を有する第４
不純物領域を形成すると同時に、前記第３不純物領域を
含みその接合部が前記第３不純物領域の下に形成され前
記第４不純物領域と接触し前記第２不純物濃度を有する
第５不純物領域を形成する段階と、前記フォトレジスト
パターンを取除く段階と、前記ゲート電極の側壁に絶縁
スペーサを形成する段階と、前記絶縁スペーサが形成さ
れた結果物に第２導電型の第４不純物イオンを注入して
前記第２不純物濃度より高い第５不純物濃度を有する第
６および第７不純物領域を形成する段階とを具備するこ
とを特徴とするＭＯＳトランジスタの製造方法を提供す
る。
３不純物領域の第３不純物濃度は前記第１不純物領域の
第１不純物濃度より高く、前記第１距離は 0.2〜1.0 μ
m である。一方、前記第２不純物イオンとして燐を、前
記第３不純物イオンとして砒素を使用することができ
る。また、前記第２目的を達成するために、本発明は、
第１導電型の半導体基板に第１導電型の第１不純物イオ
ンを注入して前記基板の表面に第１不純物濃度の第１不
純物領域を形成する段階と、前記基板上にゲート絶縁膜
およびゲート電極を次第に形成する段階と、前記結果物
に前記第１導電型とは反対の第２導電型の第２不純物イ
オンを注入して、前記基板に第２不純物濃度を有する第
２不純物領域および前記第２不純物濃度より高い第３不
純物濃度を有する第３不純物領域をそれぞれ形成する段
階と、前記ゲート電極の所定部分と前記第２不純物領域
が形成された部分の前記基板を覆い第３不純物領域が形
成された部分の前記基板と前記ゲート電極の他側部分を
露出させるフォトレジストパターンを形成する段階と、
前記フォトレジストパターンが形成された結果物に第２
導電型の第３不純物イオンを注入することにより、ゲー
ト電極下部の基板表面に前記第３不純物領域側のゲート
電極エッジから前記ゲート電極のセンタ側に前記ゲート
電極の露出された部分に当たる第１距離だけ伸長し、前
記第２不純物濃度より低い第４不純物濃度を有する第４
不純物領域を形成すると同時に、前記第３不純物領域を
含みその接合部が前記第３不純物領域の下に形成され前
記第４不純物領域と接触し前記第２不純物濃度を有する
第５不純物領域を形成する段階と、前記フォトレジスト
パターンを取除く段階と、前記ゲート電極の側壁に絶縁
スペーサを形成する段階と、前記絶縁スペーサが形成さ
れた結果物に第２導電型の第４不純物イオンを注入して
前記第２不純物濃度より高い第５不純物濃度を有する第
６および第７不純物領域を形成する段階とを具備するこ
とを特徴とするＭＯＳトランジスタの製造方法を提供す
る。
【００１５】本発明の望ましい実施例によれば、前記第
４不純物領域の第３不純物濃度は前記第１不純物領域の
第１不純物濃度より高く、前記第２および第３不純物イ
オンは燐を、前記第４不純物イオンとしては砒素を使用
することができ、前記第３不純物イオンを燐を、前記第
２および第４不純物イオンとしては砒素を使用すること
ができる。
４不純物領域の第３不純物濃度は前記第１不純物領域の
第１不純物濃度より高く、前記第２および第３不純物イ
オンは燐を、前記第４不純物イオンとしては砒素を使用
することができ、前記第３不純物イオンを燐を、前記第
２および第４不純物イオンとしては砒素を使用すること
ができる。
【００１６】
【作用】ゲート電極のエッジ部位からセンタ側に第１距
離だけ伸長し、ゲート電極の下部の基板表面に形成され
たＮ--ソース／ドレイン領域のためソース／ドレイン接
合部の空乏層の幅が増加するので、ドレイン領域に加え
られる電界を減少させることができる。また、高電圧が
印加されるドレイン領域にのみ前記Ｎ--領域を形成しう
るのでレイアウト面積を減少させることができるため、
半導体装置の集積度を増加させることができる。
離だけ伸長し、ゲート電極の下部の基板表面に形成され
たＮ--ソース／ドレイン領域のためソース／ドレイン接
合部の空乏層の幅が増加するので、ドレイン領域に加え
られる電界を減少させることができる。また、高電圧が
印加されるドレイン領域にのみ前記Ｎ--領域を形成しう
るのでレイアウト面積を減少させることができるため、
半導体装置の集積度を増加させることができる。
【００１７】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図３において、参照符号Ａは活性領域パター
ン、Ｇはゲートパターン、Ｓはソース領域、Ｄはドレイ
ン領域、そしてＰはソース／ドレインイオン注入パター
ンを示す。
説明する。図３において、参照符号Ａは活性領域パター
ン、Ｇはゲートパターン、Ｓはソース領域、Ｄはドレイ
ン領域、そしてＰはソース／ドレインイオン注入パター
ンを示す。
【００１８】図３に示されたように、本発明によるソー
ス／ドレインパターンＰはゲートパターンＧ上に形成さ
れ、これらは距離ｂだけオーバラップされる。図４およ
び図５は、本発明の一実施例による高電圧トランジスタ
の製造方法を示すもので、図３のａ−ａ′線断面図であ
る。図４はＮ- ソース／ドレイン５６、５６′およびＮ
--型ソース／ドレイン５３を形成する段階を示す。Ｐ型
の半導体基板５０に活性領域を限定するための素子分離
領域（図示せず）を選択的に形成する。次に、前記素子
分離領域をマスクとして使用してＰ型不純物イオンを注
入することにより活性領域の基板５０の表面にスレショ
ルド電圧調節不純物領域５１を形成する。次いで、熱酸
化工程で基板５０上にゲート絶縁膜５２を形成し、続い
てゲート絶縁膜５２上に導電物質、例えば多結晶シリコ
ンを沈積して導電層を形成する。次に、前記導電層とゲ
ート絶縁膜５２を写真食刻工程でパタニングしてゲート
電極５４を形成する。前記結果物上に、ゲート電極５４
の両側エッジからセンタ側に第１距離ｂ、例えば 0.2〜
1.0 μm だけ離れてゲート電極５４をマスキングするよ
うにフォトレジストパターンＰＲを形成する。続いて、
フォトレジストパターンＰＲをマスクとして使用してＮ
- 型不純物イオン、例えば燐イオンを高エネルギーで注
入する。したがって、基板５０にＮ- ソース領域５６お
よびドレイン領域５６′とＮ--ソース／ドレイン領域５
３領域が同時に形成される。Ｎ--ソース／ドレイン領域
５３は高エネルギーイオン注入による不純物プロファイ
ル（profile)のテイル（tail) 部分であり、ゲート電極
５４の下部の基板５０の表面で前記ゲート電極５４の両
側エッジからセンタ側に第１距離ｂだけ伸長した幅を有
する。また、Ｎ--ソース／ドレイン領域５３の不純物の
濃度はＮ- ソース／ドレイン領域５６、５６′より低く
スレショルド電圧調節不純物領域５１の濃度よりは高
い。
ス／ドレインパターンＰはゲートパターンＧ上に形成さ
れ、これらは距離ｂだけオーバラップされる。図４およ
び図５は、本発明の一実施例による高電圧トランジスタ
の製造方法を示すもので、図３のａ−ａ′線断面図であ
る。図４はＮ- ソース／ドレイン５６、５６′およびＮ
--型ソース／ドレイン５３を形成する段階を示す。Ｐ型
の半導体基板５０に活性領域を限定するための素子分離
領域（図示せず）を選択的に形成する。次に、前記素子
分離領域をマスクとして使用してＰ型不純物イオンを注
入することにより活性領域の基板５０の表面にスレショ
ルド電圧調節不純物領域５１を形成する。次いで、熱酸
化工程で基板５０上にゲート絶縁膜５２を形成し、続い
てゲート絶縁膜５２上に導電物質、例えば多結晶シリコ
ンを沈積して導電層を形成する。次に、前記導電層とゲ
ート絶縁膜５２を写真食刻工程でパタニングしてゲート
電極５４を形成する。前記結果物上に、ゲート電極５４
の両側エッジからセンタ側に第１距離ｂ、例えば 0.2〜
1.0 μm だけ離れてゲート電極５４をマスキングするよ
うにフォトレジストパターンＰＲを形成する。続いて、
フォトレジストパターンＰＲをマスクとして使用してＮ
- 型不純物イオン、例えば燐イオンを高エネルギーで注
入する。したがって、基板５０にＮ- ソース領域５６お
よびドレイン領域５６′とＮ--ソース／ドレイン領域５
３領域が同時に形成される。Ｎ--ソース／ドレイン領域
５３は高エネルギーイオン注入による不純物プロファイ
ル（profile)のテイル（tail) 部分であり、ゲート電極
５４の下部の基板５０の表面で前記ゲート電極５４の両
側エッジからセンタ側に第１距離ｂだけ伸長した幅を有
する。また、Ｎ--ソース／ドレイン領域５３の不純物の
濃度はＮ- ソース／ドレイン領域５６、５６′より低く
スレショルド電圧調節不純物領域５１の濃度よりは高
い。
【００１９】図５はＮ+ ソース／ドレイン６０、６０′
を形成する段階を示す。フォトレジストパターンＰＲを
取除いた後、結果物の全面に絶縁物質を沈積する。次い
で、前記絶縁物質を異方制食刻してゲート電極５４の側
壁に絶縁スペーサ５８を形成する。続けて、ゲート電極
５４および絶縁スペーサ５８をマスクとして使用してＮ
+ 不純物イオン、例えば砒素イオンを注入することによ
り基板５０にＮ+ ソース領域６０およびドレイン領域６
０′を形成する。この際、前記Ｎ+ ソース／ドレイン６
０、６０′はそれぞれＮ- ソース／ドレイン５６、５
６′内に含まれるように形成される。絶縁スペーサ５８
は、Ｎ+ ソース領域６０に接触されないＮ - ソース領域
５６の表面と、Ｎ+ ドレイン領域６０′と含まれないＮ
- ドレイン領域５６′の表面を覆うように形成される。
を形成する段階を示す。フォトレジストパターンＰＲを
取除いた後、結果物の全面に絶縁物質を沈積する。次い
で、前記絶縁物質を異方制食刻してゲート電極５４の側
壁に絶縁スペーサ５８を形成する。続けて、ゲート電極
５４および絶縁スペーサ５８をマスクとして使用してＮ
+ 不純物イオン、例えば砒素イオンを注入することによ
り基板５０にＮ+ ソース領域６０およびドレイン領域６
０′を形成する。この際、前記Ｎ+ ソース／ドレイン６
０、６０′はそれぞれＮ- ソース／ドレイン５６、５
６′内に含まれるように形成される。絶縁スペーサ５８
は、Ｎ+ ソース領域６０に接触されないＮ - ソース領域
５６の表面と、Ｎ+ ドレイン領域６０′と含まれないＮ
- ドレイン領域５６′の表面を覆うように形成される。
【００２０】前述した本発明の一実施例によれば、Ｎ--
ソース／ドレイン領域がゲート電極の下部の基板表面に
形成され、ゲート電極のエッジ部位からセンタ側に第１
距離程度の幅を有するので、ソース／ドレイン接合部の
深い空乏が減少する。また、空乏層の幅が増加してドレ
イン領域に加えられる電界を減少させるのみならず、Ｎ
--ソース／ドレイン領域がゲート電圧により制御されキ
ャリアトラップ（carrier trap) によるトランジスタ特
性の退化(Degradation) を減少させうるので、ホットキ
ャリアに対して信頼性を得ることができる。かつ、高エ
ネルギーイオン注入により深い接合部を有するＮ- ソー
ス／ドレイン領域が形成されるので、Ｎ - ソース／ドレ
インイオン注入後に別途の拡散工程が不要になる。した
がって、他のトランジスタ、例えば低電圧トランジスタ
の性能の低下を防止しうる。
ソース／ドレイン領域がゲート電極の下部の基板表面に
形成され、ゲート電極のエッジ部位からセンタ側に第１
距離程度の幅を有するので、ソース／ドレイン接合部の
深い空乏が減少する。また、空乏層の幅が増加してドレ
イン領域に加えられる電界を減少させるのみならず、Ｎ
--ソース／ドレイン領域がゲート電圧により制御されキ
ャリアトラップ（carrier trap) によるトランジスタ特
性の退化(Degradation) を減少させうるので、ホットキ
ャリアに対して信頼性を得ることができる。かつ、高エ
ネルギーイオン注入により深い接合部を有するＮ- ソー
ス／ドレイン領域が形成されるので、Ｎ - ソース／ドレ
インイオン注入後に別途の拡散工程が不要になる。した
がって、他のトランジスタ、例えば低電圧トランジスタ
の性能の低下を防止しうる。
【００２１】図６は本発明の他の実施例による高電圧ト
ランジスタの平面図であって、参照符号は図３の符号と
同一である。図６に示されたように、高電圧が印加され
るドレイン領域Ｄ上にのみＮ- ソース／ドレインイオン
注入パターンＰを形成する。図７は、本発明の他の実施
例による高電圧トランジスタの製造方法を示すもので、
図６のｃ−ｃ′線断面図である。
ランジスタの平面図であって、参照符号は図３の符号と
同一である。図６に示されたように、高電圧が印加され
るドレイン領域Ｄ上にのみＮ- ソース／ドレインイオン
注入パターンＰを形成する。図７は、本発明の他の実施
例による高電圧トランジスタの製造方法を示すもので、
図６のｃ−ｃ′線断面図である。
【００２２】図７を参照すれば、Ｐ- 型の不純物領域７
１、酸化膜７２およびゲート電極７４を形成するまでの
過程は第１実施例と同様である。ゲート電極７４を形成
した後、ゲート電極７４をマスクとして使用してＮ- 型
不純物イオン、例えば燐又は砒素イオンを注入すること
により、基板７０にＮ- ソース／ドレイン領域７７、７
７′を形成する。次いで、前記結果物上にＮ- 領域７７
およびゲート電極の一部分を覆い、Ｎ- 領域７７′が形
成された基板およびゲート電極の他部分を露出させるフ
ォトレジストパターン（図示せず）を形成してゲート電
極７４をマスキングするようにする。この際、ゲート電
極が露出された部分は第１距離、例えば0.2〜1.0 μm
である。次に、前記フォトレジストパターンをマスクと
して使用してＮ- 型不純物イオン、例えば燐イオンを高
エネルギーで注入することにより、Ｎ- ドレイン領域７
７- を含むＮ- 領域７６とＮ--領域７３を同時に形成す
る。この際、Ｎ--領域７３はゲート電極７４により前記
高エネルギーイオン注入による不純物プロファイルのテ
イル部分であって、ゲート電極７４の下部の基板７０の
表面でＮ- ドレイン領域側のゲート電極７４のエッジか
らセンタ側に第１距離だけ伸長されている。また、Ｎ-
領域７６の濃度はＮ- ソース領域７７と等しくＮ- ドレ
イン領域７７′より低い濃度で形成され、Ｎ--領域７３
はＮ- 領域７６より低くゲート電極７４の下部に形成さ
れたＰ- 型の不純物領域７１より高い濃度で形成され
る。次に、前記フォトレジストパターンを取り除いた
後、図５で説明した方法により絶縁スペーサ７８および
Ｎ+ 型ソース／ドレイン領域８０およびドレイン領域８
０′を形成する。ここで、Ｎ+ 型ソースドレイン領域８
０およびドレイン領域８０′の濃度は等しくＮ- ドレイ
ン領域７７′より高い。
１、酸化膜７２およびゲート電極７４を形成するまでの
過程は第１実施例と同様である。ゲート電極７４を形成
した後、ゲート電極７４をマスクとして使用してＮ- 型
不純物イオン、例えば燐又は砒素イオンを注入すること
により、基板７０にＮ- ソース／ドレイン領域７７、７
７′を形成する。次いで、前記結果物上にＮ- 領域７７
およびゲート電極の一部分を覆い、Ｎ- 領域７７′が形
成された基板およびゲート電極の他部分を露出させるフ
ォトレジストパターン（図示せず）を形成してゲート電
極７４をマスキングするようにする。この際、ゲート電
極が露出された部分は第１距離、例えば0.2〜1.0 μm
である。次に、前記フォトレジストパターンをマスクと
して使用してＮ- 型不純物イオン、例えば燐イオンを高
エネルギーで注入することにより、Ｎ- ドレイン領域７
７- を含むＮ- 領域７６とＮ--領域７３を同時に形成す
る。この際、Ｎ--領域７３はゲート電極７４により前記
高エネルギーイオン注入による不純物プロファイルのテ
イル部分であって、ゲート電極７４の下部の基板７０の
表面でＮ- ドレイン領域側のゲート電極７４のエッジか
らセンタ側に第１距離だけ伸長されている。また、Ｎ-
領域７６の濃度はＮ- ソース領域７７と等しくＮ- ドレ
イン領域７７′より低い濃度で形成され、Ｎ--領域７３
はＮ- 領域７６より低くゲート電極７４の下部に形成さ
れたＰ- 型の不純物領域７１より高い濃度で形成され
る。次に、前記フォトレジストパターンを取り除いた
後、図５で説明した方法により絶縁スペーサ７８および
Ｎ+ 型ソース／ドレイン領域８０およびドレイン領域８
０′を形成する。ここで、Ｎ+ 型ソースドレイン領域８
０およびドレイン領域８０′の濃度は等しくＮ- ドレイ
ン領域７７′より高い。
【００２３】前述した本発明の他の実施例によれば、高
電圧トランジスタのＮ- ソース／ドレインイオン注入パ
ターンのように高電圧が印加されるドレイン領域にのみ
Ｎ-ソース／ドレインイオン注入を施す。その結果、前
記一実施例よりレイアウト面積をさらに減少させること
ができて半導体装置の集積度を増加させうる。図８は従
来の方法と本発明によりそれぞれ製造された高電圧トラ
ンジスタの降伏電圧の特性を示すグラフであって、横軸
は降伏電圧を、縦軸は漏洩電流を示す。
電圧トランジスタのＮ- ソース／ドレインイオン注入パ
ターンのように高電圧が印加されるドレイン領域にのみ
Ｎ-ソース／ドレインイオン注入を施す。その結果、前
記一実施例よりレイアウト面積をさらに減少させること
ができて半導体装置の集積度を増加させうる。図８は従
来の方法と本発明によりそれぞれ製造された高電圧トラ
ンジスタの降伏電圧の特性を示すグラフであって、横軸
は降伏電圧を、縦軸は漏洩電流を示す。
【００２４】図８を参照すれば、は前記図２で説明し
たＤＤＤ構造トランジスタの降伏電圧の特性を示し、１
μＡのドレイン漏洩電流が流れるようになる降伏電圧は
17.75V である。は本発明により製造されたトランジ
スタの降伏電圧の特性を示し、１μＡのドレイン漏洩電
流が流れるようになる降伏電圧は 19Vである。したがっ
て、本発明によるトランジスタが従来の方法より増加さ
れた降伏電圧を有することがわかる。
たＤＤＤ構造トランジスタの降伏電圧の特性を示し、１
μＡのドレイン漏洩電流が流れるようになる降伏電圧は
17.75V である。は本発明により製造されたトランジ
スタの降伏電圧の特性を示し、１μＡのドレイン漏洩電
流が流れるようになる降伏電圧は 19Vである。したがっ
て、本発明によるトランジスタが従来の方法より増加さ
れた降伏電圧を有することがわかる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極のエッジ部位からセンタ側に第１距離だけ伸
長し、ゲート電極の下部の基板表面に形成されたＮ--ソ
ース／ドレイン領域のためソース／ドレイン接合部の空
乏層の幅が増加するのでドレイン領域に加えられる電界
を減少させうる。また、高電圧が印加されるドレイン領
域にのみ前記Ｎ--領域を形成しうるのでレイアウト面積
を減少させることができて半導体装置の集積度を増加さ
せうる。
ゲート電極のエッジ部位からセンタ側に第１距離だけ伸
長し、ゲート電極の下部の基板表面に形成されたＮ--ソ
ース／ドレイン領域のためソース／ドレイン接合部の空
乏層の幅が増加するのでドレイン領域に加えられる電界
を減少させうる。また、高電圧が印加されるドレイン領
域にのみ前記Ｎ--領域を形成しうるのでレイアウト面積
を減少させることができて半導体装置の集積度を増加さ
せうる。
【００２６】本発明が前記の実施例に限定されず、多く
の変形が本発明の技術的な思想内で当分野で通常の知識
を持つものにより可能なことは明白である。
の変形が本発明の技術的な思想内で当分野で通常の知識
を持つものにより可能なことは明白である。
【図１】従来の高電圧トランジスタを示す断面図であ
る。
る。
【図２】ＤＤＤ構造を有する従来の高電圧トランジスタ
を示す断面図である。
を示す断面図である。
【図３】本発明の一実施例による高電圧トランジスタの
平面図である。
平面図である。
【図４】本発明の一実施例による高電圧トランジスタの
製造方法を示すもので、図３のａ−ａ′線断面図であ
る。
製造方法を示すもので、図３のａ−ａ′線断面図であ
る。
【図５】本発明の一実施例による高電圧トランジスタの
製造方法を示すもので、図３のａ−ａ′線断面図であ
る。
製造方法を示すもので、図３のａ−ａ′線断面図であ
る。
【図６】本発明の他の実施例による高電圧トランジスタ
の平面図である。
の平面図である。
【図７】本発明の他の実施例による高電圧トランジスタ
の製造方法を示すもので、図６のｃ−ｃ′線断面図であ
る。
の製造方法を示すもので、図６のｃ−ｃ′線断面図であ
る。
【図８】従来の方法と本発明によりそれぞれ製造された
高電圧トランジスタの降伏電圧を示す特性図である。
高電圧トランジスタの降伏電圧を示す特性図である。
１ 半導体基板 ２ ゲート酸化膜 ３ ゲート電極 １０ 半導体基板 １１ ゲート酸化膜 １２ ゲート電極 ５０ 半導体基板 ５１ スレショルド電圧調節不純物領域（第１不純
物領域） ５２ ゲート酸化膜 ５３ Ｎ--ソース／ドレイン領域（第３不純物領
域） ５４ ゲート電極 ５６、５６′ Ｎ- ソース／ドレイン領域（第２不
純物領域） ６０、６０′ Ｎ+ ソース／ドレイン領域（第４不
純物領域） ５８ 絶縁スペーサ ７０ 半導体基板 ７１ 不純物領域（第１不純物領域） ７２ ゲート酸化膜 ７３ Ｎ--領域（第４不純物領域） ７４ ゲート電極 ７６ Ｎ- 領域（第５不純物領域） ７７ Ｎ- ソース領域（第２不純物領域） ７７′ Ｎ- ドレイン領域（第３不純物領域） ７８ 絶縁スペーサ ８０ Ｎ+ 型ソース／ドレイン領域（第６不純物領
域） ８０′ ドレイン領域（第７不純物領域）
物領域） ５２ ゲート酸化膜 ５３ Ｎ--ソース／ドレイン領域（第３不純物領
域） ５４ ゲート電極 ５６、５６′ Ｎ- ソース／ドレイン領域（第２不
純物領域） ６０、６０′ Ｎ+ ソース／ドレイン領域（第４不
純物領域） ５８ 絶縁スペーサ ７０ 半導体基板 ７１ 不純物領域（第１不純物領域） ７２ ゲート酸化膜 ７３ Ｎ--領域（第４不純物領域） ７４ ゲート電極 ７６ Ｎ- 領域（第５不純物領域） ７７ Ｎ- ソース領域（第２不純物領域） ７７′ Ｎ- ドレイン領域（第３不純物領域） ７８ 絶縁スペーサ ８０ Ｎ+ 型ソース／ドレイン領域（第６不純物領
域） ８０′ ドレイン領域（第７不純物領域）
Claims (50)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板上にゲート絶縁膜を介して形成されたゲ
ート電極と、 前記ゲート電極の側壁に形成された絶縁スペーサと、 前記ゲート電極の下部の基板表面に形成され第１不純物
濃度を有する第１導電型の第１不純物領域と、 前記第１不純物領域の左右にそれぞれ形成され第２不純
物濃度を有し、前記第１導電型とは反対の第２導電型の
一対の第２不純物領域と、 前記第１不純物領域と前記第２不純物領域との間に形成
され、その接合部の深さが前記第２不純物領域より小さ
く、かつ前記第２不純物濃度より低い第３不純物濃度を
有する一対の第３不純物領域と、 前記絶縁スペーサに整列されて前記一対の第２不純物領
域内に含まれ前記第２不純物濃度より高い第４不純物濃
度を有する第４不純物領域とを具備することを特徴とす
るＭＯＳトランジスタ。 - 【請求項２】 前記第３不純物領域は、前記ゲート電極
のエッジからセンタ側に 0.2〜1.0 μm 伸長した幅を有
することを特徴とする請求項１記載のＭＯＳトランジス
タ。 - 【請求項３】 前記絶縁スペーサは、前記一対の第４不
純物領域と接触しない部分の前記一対の第２不純物領域
それぞれの所定の上部表面を覆うように形成されたこと
を特徴とする請求項１記載のＭＯＳトランジスタ。 - 【請求項４】 前記第１導電型はＰ型であり、前記第２
導電型はＮ型であることを特徴とする請求項１記載のＭ
ＯＳトランジスタ。 - 【請求項５】 前記第２不純物領域および前記第３不純
物領域の不純物は燐であり、前記第４不純物領域の不純
物は砒素であることを特徴とする請求項４記載のＭＯＳ
トランジスタ。 - 【請求項６】 前記第１導電型はＮ型であり、前記第２
導電型はＰ型であることを特徴とする請求項１記載のＭ
ＯＳトランジスタ。 - 【請求項７】 前記第２不純物領域および前記第３不純
物領域の不純物は燐であり、前記第４不純物領域の不純
物は砒素であることを特徴とする請求項１記載のＭＯＳ
トランジスタ。 - 【請求項８】 第１導電型の半導体基板と、 前記半導体基板上にゲート絶縁膜を介して形成されたゲ
ート電極と、 前記ゲート電極の側壁に形成された絶縁スペーサと、 前記ゲート電極の下部の基板表面に形成され第１不純物
濃度を有する第１導電型の第１不純物領域と、 前記第１不純物領域の一端に接触して形成され前記第１
不純物濃度より高い第２不純物濃度を有する前記第１導
電型とは反対の第２導電型の第２不純物領域と、 前記第１不純物領域の他端方向に形成され前記第２不純
物濃度より高い第３不純物濃度を有する前記第２導電型
の第３不純物領域と、 前記第１不純物領域と第３不純物領域との間に前記第１
不純物領域の他端に接触して形成され、前記第２不純物
濃度より低い第４不純物濃度を有する第２導電型の第４
不純物領域と、 前記第３不純物領域を含みその接合部が前記第３不純物
領域の下に形成され、前記第４不純物領域に接し前記第
２不純物濃度を有する第２導電型の第５不純物領域と、 前記絶縁スペーサに整列されその接合部が前記第２不純
物領域に接触し、前記第２不純物濃度より高い第５不純
物濃度を有する第２導電型の第６不純物領域と、 前記絶縁スペーサに整列されその接合部が前記第３不純
物領域に接触し、前記第５不純物濃度を有する第２導電
型の第７不純物領域とを具備することを特徴とするＭＯ
Ｓトランジスタ。 - 【請求項９】 前記第４不純物領域は、前記ゲート電極
のエッジからそのセンタ側に伸長した 0.2〜1.0 μm の
幅を有することを特徴とする請求項８記載のＭＯＳトラ
ンジスタ。 - 【請求項１０】 前記絶縁スペーサは、前記第６不純物
領域に接触しない部分の前記第２不純物領域の所定の上
部表面と、前記第７不純物領域に接触しない部分の前記
第３不純物領域の所定の上部表面とを覆うように形成さ
れたことを特徴とする請求項８記載のＭＯＳトランジス
タ。 - 【請求項１１】 前記第１導電型はＰ型であり、前記第
２導電型はＮ型であることを特徴とする請求項８記載の
ＭＯＳトランジスタ。 - 【請求項１２】 前記第２ないし第５不純物領域の不純
物は燐であり、前記第６および第７不純物領域の不純物
は砒素であることを特徴とする請求項１１記載のＭＯＳ
トランジスタ。 - 【請求項１３】 前記第４および第５不純物領域の不純
物は燐であり、前記第２、第３、第６および第７不純物
領域の不純物は砒素であることを特徴とする請求項１１
記載のＭＯＳトランジスタ。 - 【請求項１４】 前記第１導電型はＮ型であり、前記第
２導電型はＰ型であることを特徴とする請求項８記載の
ＭＯＳトランジスタ。 - 【請求項１５】 前記第２ないし第５不純物領域の不純
物は燐であり、前記第６および第７不純物領域の不純物
は砒素であることを特徴とする請求項８記載のＭＯＳト
ランジスタ。 - 【請求項１６】 前記第４および第５不純物領域の不純
物は燐であり、前記第２、第３、第６および第７不純物
領域の不純物は砒素であることを特徴とする請求項８記
載のＭＯＳトランジスタ。 - 【請求項１７】 第１導電型の半導体基板に第１導電型
の第１不純物イオンを注入して前記基板の表面に第１不
純物濃度の第１不純物領域を形成する段階と、 前記基板上にゲート絶縁膜およびゲート電極を順に形成
する段階と、 前記ゲート電極上に、両側面が前記ゲート電極の両側の
エッジから前記ゲート電極のセンタ側に第１距離だけ離
れるように形成され、前記ゲート電極をマスキングする
ためのフォトレジストパターンを形成する段階と、 前記フォトレジストパターンが形成された結果物に前記
第１導電型とは反対の第２導電型の第２不純物イオンを
注入することにより前記基板に第２不純物濃度を有する
一対の第２不純物領域を形成すると同時に、前記一対の
第２不純物領域に接触し前記ゲート電極の両側エッジか
ら前記ゲート電極のセンタ側に前記第１距離だけ伸長し
た幅を有し前記第２不純物濃度より低い第３不純物濃度
を有する一対の第３不純物領域を形成する段階と、 前記フォトレジストパターンを除去する段階と、 前記ゲート電極の側壁に絶縁スペーサを形成する段階
と、 前記絶縁スペーサが形成された結果物に第２導電型の第
３不純物イオンを注入して前記第２不純物濃度より高い
第４不純物濃度を有する一対の第４不純物領域を形成す
る段階とを具備することを特徴とするＭＯＳトランジス
タの製造方法。 - 【請求項１８】 前記第３不純物領域の第３不純物濃度
は前記第１不純物領域の第１不純物濃度より高いことを
特徴とする請求項１７記載のＭＯＳトランジスタの製造
方法。 - 【請求項１９】 前記第１距離は 0.2〜1.0 μm である
ことを特徴とする請求項１７記載のＭＯＳトランジスタ
の製造方法。 - 【請求項２０】 前記第１導電型はＰ型であり、前記第
２導電型はＮ型であることを特徴とする請求項１７記載
のＭＯＳトランジスタの製造方法。 - 【請求項２１】 前記第２不純物イオンは燐であり、前
記第３不純物イオンは砒素であることを特徴とする請求
項２０記載のＭＯＳトランジスタの製造方法。 - 【請求項２２】 前記第１導電型はＮ型であり、前記第
２導電型はＰ型であることを特徴とする請求項１７記載
のＭＯＳトランジスタの製造方法。 - 【請求項２３】 前記第２不純物イオンは燐であり、前
記第３不純物イオンは砒素であることを特徴とする請求
項１７記載のＭＯＳトランジスタの製造方法。 - 【請求項２４】 第１導電型の半導体基板に第１導電型
の第１不純物イオンを注入して前記基板の表面に第１不
純物濃度の第１不純物領域を形成する段階と、 前記基板上にゲート絶縁膜およびゲート電極を順に形成
する段階と、 前記ゲート絶縁膜および前記ゲート電極が形成された結
果物に前記第１導電型とは反対の第２導電型の第２不純
物イオンを注入することにより、前記基板に第２不純物
濃度を有する第２不純物領域および前記第２不純物濃度
より高い第３不純物濃度を有する第３不純物領域を形成
する段階と、 前記ゲート電極の所定部分と前記第２不純物領域が形成
された部分の前記基板を覆い、第３不純物領域が形成さ
れた部分の前記基板と前記ゲート電極の他側部分を露出
させるフォトレジストパターンを形成する段階と、 前記フォトレジストパターンが形成された結果物に第２
導電型の第３不純物イオンを注入することにより、前記
ゲート電極の下部の基板表面に前記第３不純物領域周り
の前記ゲート電極のエッジから前記ゲート電極のセンタ
側に第１距離だけ伸長した幅を有し前記第２不純物濃度
より低い第４不純物濃度を有する第４不純物領域を形成
すると同時に、前記第３不純物領域を含みその接合部が
前記第３不純物領域の下に形成され前記第４不純物領域
と接触し前記第２不純物濃度を有する第５不純物領域を
形成する段階と、 前記フォトレジストパターンを取除く段階と、 前記ゲート電極の側壁に絶縁スペーサを形成する段階
と、 前記絶縁スペーサが形成された結果物に第２導電型の第
４不純物イオンを注入することにより、前記第２不純物
濃度より高い第５不純物濃度を有する第６不純物領域お
よび第７不純物領域を形成する段階とを具備することを
特徴とするＭＯＳトランジスタの製造方法。 - 【請求項２５】 前記第４不純物領域の第３不純物濃度
は前記第１不純物領域の第１不純物濃度より高いことを
特徴とする請求項２４記載のＭＯＳトランジスタの製造
方法。 - 【請求項２６】 前記第１距離は 0.2〜1.0 μm である
ことを特徴とする請求項２４記載のＭＯＳトランジスタ
方法。 - 【請求項２７】 前記第１導電型はＰ型であり、前記第
２導電型はＮ型であることを特徴とする請求項２４記載
のＭＯＳトランジスタの製造方法。 - 【請求項２８】 前記第２不純物イオンおよび前記第３
不純物イオンは燐であり、前記第４不純物イオンは砒素
であることを特徴とする請求項２７記載のＭＯＳトラン
ジスタの製造方法。 - 【請求項２９】 前記第３不純物イオンは燐であり、前
記第２不純物イオンおよび前記第４不純物イオンは砒素
であることを特徴とする請求項２７記載のＭＯＳトラン
ジスタの製造方法。 - 【請求項３０】 前記第１導電型はＮ型であり、前記第
２導電型はＰ型であることを特徴とする請求項２４記載
のＭＯＳトランジスタの製造方法。 - 【請求項３１】 前記第２不純物イオンおよび前記第３
不純物イオンは燐であり、前記第４不純物イオンは砒素
であることを特徴とする請求項２４記載のＭＯＳトラン
ジスタの製造方法。 - 【請求項３２】 前記第３不純物イオンは燐であり、前
記第２不純物イオンおよび前記第４不純物イオンは砒素
であることを特徴とする請求項２４記載のＭＯＳトラン
ジスタの製造方法。 - 【請求項３３】 第１導電型の半導体基板と、 前記半導体基板の所定部分に形成され第１不純物濃度を
有する第１導電型の第１不純物領域と、 前記第１不純物領域の左右にそれぞれ形成され第２不純
物濃度を有し前記第１導電型とは反対の第２導電型の一
対の第２不純物領域と、 前記第１不純物領域とそれぞれの前記第２不純物領域と
の間に形成され、その接合部の深さが前記第２不純物領
域より小さく、かつ前記第２不純物濃度より低い第３不
純物濃度を有する一対の第３不純物領域と、 前記一対の第２不純物領域内に含まれ前記第２不純物濃
度より高い第４不純物濃度を有する第４不純物領域とを
具備することを特徴とするＭＯＳトランジスタ。 - 【請求項３４】 前記第３不純物領域の幅が 0.2〜1.0
μm であることを特徴とする請求項３３記載のＭＯＳト
ランジスタ。 - 【請求項３５】 前記半導体基板上にゲート絶縁膜を介
して形成されたゲート電極と、 前記ゲート電極の側壁に形成され前記一対の第４不純物
領域と接触しない部分の前記一対の第２不純物領域それ
ぞれの所定の上部表面を覆うように形成された絶縁スペ
ーサをさらに有することを特徴とする請求項３３記載の
ＭＯＳトランジスタ。 - 【請求項３６】 第１導電型の半導体基板と、 前記半導体基板の所定部分に形成され第１不純物濃度を
有する第１導電型の第１不純物領域と、 前記第１不純物領域の一端と接触し前記第１不純物濃度
より高い第２不純物濃度を有し、前記第１導電型とは反
対の第２導電型の第２不純物領域と、 前記第１不純物領域の他端方向に形成され前記第２不純
物濃度より高い第３不純物濃度を有する前記第２導電型
の第３不純物領域と、 前記第１不純物領域と第３不純物領域との間に前記第１
不純物領域の他端と接触して形成され、前記第２不純物
濃度より低い第４不純物濃度を有する第２導電型の第４
不純物領域と、 前記第３不純物領域を含み、その接合部が前記第３不純
物領域の下に形成されて前記第４不純物領域と接触し、
前記第２不純物濃度を有する第２導電型の第５不純物領
域と、 接合部が前記第２不純物領域と接触し前記第２不純物濃
度より高い第５不純物濃度を有する第２導電型の第６不
純物領域と、 接合部が前記第３不純物領域と接触し前記第５不純物濃
度を有する第２導電型の第７不純物領域とを具備するこ
とを特徴とするＭＯＳトランジスタ。 - 【請求項３７】 前記第４不純物領域の幅が 0.2〜1.0
μm であることを特徴とする請求項３６記載のＭＯＳト
ランジスタ。 - 【請求項３８】 前記半導体基板上にゲート絶縁膜を介
して形成されたゲート電極と、 前記ゲート電極の側壁に形成され前記第６不純物領域と
接触しない部分の前記第２不純物領域の所定の上部表面
と、前記第７不純物領域と接触しない部分の前記第３不
純物領域の所定の上部表面とを覆うように形成されたス
ペーサとをさらに有することを特徴とする請求項３６記
載のＭＯＳトランジスタ。 - 【請求項３９】 第１導電型の半導体基板に第１導電型
の第１不純物イオンを注入して前記基板の表面に第１不
純物濃度の第１不純物領域を形成する段階と、 前記第１導電型とは反対の第２導電型の第２不純物イオ
ンを前記基板に注入することにより、前記第１不純物領
域の側面左右で所定距離だけ離隔された位置に前記基板
に第２不純物濃度を有する一対の第２不純物領域を形成
すると同時に、前記第１不純物領域と前記一対の第２不
純物領域のそれぞれの間に形成されてこれらと接触する
前記第２不純物濃度より低い第３不純物濃度を有する一
対の第３不純物領域を形成する段階と、 第２導電型の第３不純物イオンを注入して前記第２不純
物濃度より高い第４不純物濃度を有する一対の第４不純
物領域を前記第２不純物領域内に形成する段階とを具備
することを特徴とするＭＯＳトランジスタの製造方法。 - 【請求項４０】 前記第３不純物領域の第３不純物濃度
は前記第１不純物領域の第１不純物濃度より高いことを
特徴とする請求項３９記載のＭＯＳトランジスタ製造方
法。 - 【請求項４１】 前記所定距離が前記第３不純物領域の
幅に当たることを特徴とする請求項３９記載のＭＯＳト
ランジスタ製造方法。 - 【請求項４２】 前記第３不純物領域の幅が 0.2〜1.0
μm であることを特徴とする請求項３９記載のＭＯＳト
ランジスタの製造方法。 - 【請求項４３】 前記第２不純物領域形成前に、 前記基板上にゲート絶縁膜およびゲート電極を順に形成
する段階と、 前記ゲート電極上に形成され両側面が前記ゲート電極の
両側のエッジから前記ゲート電極のセンタ側に前記所定
距離だけ離れて形成されて前記ゲート電極をマスキング
するためのフォトレジストパターンを形成する段階をさ
らに具備することを特徴とする請求項３９記載のＭＯＳ
トランジスタ製造方法。 - 【請求項４４】 前記第４不純物領域は、前記基板上に
ゲート絶縁膜およびゲート電極を順に形成する段階と、
前記ゲート電極の側壁に絶縁スペーサを形成する段階
と、前記ゲート電極および絶縁スペーサをマスクとして
利用して前記第３不純物イオンを注入する段階により形
成されることを特徴とする請求項３９記載のＭＯＳトラ
ンジスタの製造方法。 - 【請求項４５】 第１導電型の半導体基板に第１導電型
の第１不純物イオンを注入して、前記基板の表面に第１
不純物濃度の第１不純物領域を形成する段階と、 前記第１導電型とは反対の第２導電型の第２不純物イオ
ンを注入して、前記基板に第２不純物濃度を有し前記第
１不純物領域の一端と接触する第２不純物領域を形成す
ると同時に前記第１不純物領域の他端と第１距離だけ離
隔されて形成され前記第２不純物濃度より高い第３不純
物濃度を有する第３不純物領域を形成する段階と、 第２導電型の第３不純物イオンを注入することにより、
前記第１不純物領域と第３不純物領域との間に形成され
てこれらと接触し前記第１距離に相当する幅を有し前記
第２不純物濃度より低い第４不純物濃度を有する第４不
純物領域を形成すると同時に、前記第３不純物領域を含
みその接合部が前記第３不純物領域の下に形成され前記
第４不純物領域と接触し前記第２不純物濃度を有する第
５不純物領域を形成する段階と、 第２導電型の第４不純物イオンを注入して、前記第２不
純物濃度より高い第５不純物濃度を有する前記第１不純
物領域内に第６不純物領域を形成し前記第２不純物領域
内に第７不純物領域を形成する段階とをさらに具備する
ことを特徴とするＭＯＳトランジスタの製造方法。 - 【請求項４６】 前記第４不純物領域の第３不純物濃度
は前記第１不純物領域の第１不純物濃度より高いことを
特徴とする請求項４５記載のＭＯＳトランジスタ製造方
法。 - 【請求項４７】 前記第１距離は 0.2〜1.0 μm である
ことを特徴とする請求項４５記載のＭＯＳトランジスタ
の製造方法。 - 【請求項４８】 前記第４不純物領域および前記第５不
純物領域は、前記基板上に形成された前記ゲート電極の
所定部分と前記第２不純物領域が形成された部分の前記
基板を覆うように形成し、第３不純物領域が形成された
部分の前記基板と前記ゲート電極の所定部分を露出させ
るフォトレジストパターンを形成する段階と、 前記基板に前記第２不純物イオンを注入する段階により
形成されることを特徴とする請求項４５記載のＭＯＳト
ランジスタの製造方法。 - 【請求項４９】 前記ゲート電極の露出された部分の幅
が前記第４不純物領域の幅になることを特徴とする請求
項４８記載のＭＯＳトランジスタの製造方法。 - 【請求項５０】 前記第６不純物領域および前記第７不
純物領域は、前記基板上にゲート絶縁膜およびゲート電
極を順に形成する段階と、前記ゲート電極の側壁に形成
された絶縁スペーサを形成する段階と、前記ゲート電極
および絶縁スペーサをマスクとして利用して前記第４不
純物イオンを注入する段階により形成されることを特徴
とする請求項４５記載のＭＯＳトランジスタの製造方
法。
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