CN110660852A - 金属氧化物半导体元件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 10
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 125000006850 spacer group Chemical group 0.000 claims abstract description 58
- 238000000034 method Methods 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 17
- 150000002500 ions Chemical class 0.000 claims description 14
- 238000010292 electrical insulation Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 208000035541 Device inversion Diseases 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
本发明提出一种型金属氧化物半导体元件及其制造方法。金属氧化物半导体元件包含：半导体层、绝缘结构、阱区、栅极、源极、漏极、第一轻掺杂区以及第二轻掺杂区。其中，第一轻掺杂区位于栅极的间隔层及部分介电层的正下方。且于通道方向上，第一轻掺杂区邻接于漏极与反转电流通道之间，并分隔漏极与反转电流通道。第二轻掺杂区包括第一部分与第二部分。第一部分位于栅极靠近源极侧的间隔层的正下方，且第一部分邻接于源极与反转电流通道之间。第二部分位于栅极靠近漏极侧的间隔层的正下方，且邻接漏极与第一轻掺杂区。
Description
技术领域
本发明涉及一种金属氧化物半导体元件及其制造方法，特别是指 一种能够改善临界电压下滑(threshold voltage roll-off)与热载流子效 应的金属氧化物半导体元件及其制造方法。
背景技术
图1A显示一种在已知金属氧化物半导体(metal oxide semiconductor,MOS)元件10中，形成轻掺杂区16a与16b的步骤的剖视 示意图。如图1A所示，MOS元件10形成于基板11中，首先形成：半导 体层12、阱区13、绝缘结构14、栅极15、以及轻掺杂区16a与16b。其 中，绝缘结构14定义操作区14a，作为MOS元件10操作时主要的作用区。 形成栅极15的步骤包含：先形成介电层151与导电层152，于轻掺杂区 16a与16b形成后，再形成间隔层153(请参阅图1B)。形成轻掺杂区16a 与16b的步骤，包含以介电层151与导电层152为屏蔽，将N型杂质，以 加速离子的形式，与垂直方向(如图1A中实线箭头所示意)间具有一 夹角α，注入操作区14中。如图1A所示，轻掺杂区16a位于栅极15靠近 源极17侧(请参阅图1B)的部分介电层151下方，且于源极17形成后， 轻掺杂区16a邻接于源极17与阱区13之间。而轻掺杂区16b位于栅极15 靠近漏极18侧(请参阅图1B)的部分介电层151下方，且于漏极18形成 后，轻掺杂区16b邻接于漏极18与阱区13之间。
图1B显示在MOS元件10中，形成源极17与漏极18的步骤的剖视示 意图。如图1B所示，形成源极17与漏极18的步骤，包含以间隔层153为 屏蔽，将N型杂质，以加速离子的形式，注入操作区14中。
当MOS元件10操作时，因为热载流子效应(hot carrier effect)与 临界电压下滑(threshold voltage roll-off)，使MOS元件10的电子特性 不稳定，降低MOS元件10的应用范围。
有鉴于此，本发明提出一种能够改善临界电压下滑但不影响导通 电阻的MOS元件及其制造方法。
发明内容
就其中一观点言，本发明提供了一种MOS元件，包含：一半导体 层，形成于一基板上，该半导体层于一垂直方向上，具有相对的一上 表面与一下表面；一绝缘结构，形成于该上表面上并连接于该上表面， 用以定义一操作区；一阱区，具有一第一导电型，形成于该半导体层 的该操作区中，且于该垂直方向上，该阱区位于上表面下并连接于该 上表面；一栅极，形成于该半导体层的该上表面上的该操作区中，于 该垂直方向上，部分该阱区位于该栅极正下方并连接于该栅极，以提 供该MOS元件在一导通操作中的一反转电流通道，其中，该栅极包括： 一介电层，形成于该上表面上并连接于该上表面，且介电层于该垂直 方向上，连接该阱区；一导电层，用以作为该栅极的电接点，形成于 所有该介电层上并连接于该介电层；以及一间隔层，形成于该导电层 的两侧壁外并连接于该导电层，用以作为该栅极的电绝缘层；一源极 与一漏极，具有一第二导电型，于该垂直方向上，该源极与该漏极形成于该上表面下并连接于该上表面的该操作区中，且该源极与该漏极 分别位于该栅极的两侧外部下方的该阱区中，并邻接该栅极，且于一 通道方向上，该反转电流通道介于该源极与该漏极之间，并分隔该源 极与该漏极于该栅极的两侧；一第一轻掺杂区，具有该第二导电型， 于该垂直方向上，该第一轻掺杂区形成于该上表面下并连接于该上表 面的该操作区中，且该第一轻掺杂区位于该栅极靠近该漏极的该间隔 层及部分该介电层的正下方并连接该间隔层及部分该介电层，且于该 通道方向上，该第一轻掺杂区邻接于该漏极与该反转电流通道之间， 并分隔该漏极与该反转电流通道；以及一第二轻掺杂区，具有该第二导电型，于该垂直方向上，该第二轻掺杂区形成于该上表面下并连接 于该上表面的该操作区中，且该第二轻掺杂区包括：一第一部分，位 于该栅极靠近该源极侧的该间隔层的正下方并连接该间隔层，且于该 通道方向上，该第一部分邻接该源极，且于该通道方向上，该第一部 分邻接于该源极与该反转电流通道之间，并分隔该源极与该反转电流 通道；以及一第二部分，位于该栅极靠近该漏极侧的该间隔层的正下 方并连接该间隔层，且于该通道方向上，该第二部分邻接该漏极，且 于该通道方向上，该第二部分邻接于该漏极与该第一轻掺杂区；其中， 该第一轻掺杂区的深度大于该第二轻掺杂区的深度。
就另一观点言，本发明提供了一种MOS元件制造方法，包含：形 成一半导体层于一基板上，该半导体层于一垂直方向上，具有相对的 一上表面与一下表面；形成一绝缘结构于该上表面上并连接于该上表 面，用以定义一操作区；形成一阱区于该半导体层的该操作区中，且 于该垂直方向上，该阱区位于上表面下方并连接于该上表面，该阱区 具有一第一导电型；形成一栅极于该半导体层的该上表面上的该操作 区中，于该垂直方向上，部分该阱区位于该栅极正下方并连接于该栅 极，以提供该MOS元件在一导通操作中的一反转电流通道，其中，该 栅极包括：一介电层，形成于该上表面上并连接于该上表面，且介电 层于该垂直方向上，连接该阱区；一导电层，用以作为该栅极的电接 点，形成于所有该介电层上并连接于该介电层；以及一间隔层，形成 于该导电层的两侧壁外并连接于该导电层，用以作为该栅极的电绝缘 层；形成一第一轻掺杂区于该上表面下并连接于该上表面的该操作区中，该第一轻掺杂区具有一第二导电型，且该第一轻掺杂区位于该栅 极靠近一漏极的该间隔层及部分该介电层的正下方并连接该间隔层及 部分该介电层，且于该通道方向上，该第一轻掺杂区邻接于该漏极与 该反转电流通道之间，并分隔该漏极与该反转电流通道；形成一源极 与该漏极于该上表面下并连接于该上表面的该操作区中，该源极与该 漏极具有该第二导电型，且该源极与该漏极分别位于该栅极的两侧外 部下方的该阱区中，并邻接该栅极，且于一通道方向上，该反转电流 通道介于该源极与该漏极之间，并分隔该源极与该漏极于该栅极的两 侧；以及形成一第二轻掺杂区于该上表面下并连接于该上表面的该操 作区中，且该第二轻掺杂区具有该第二导电型，该第二轻掺杂区包括： 一第一部分，位于该栅极靠近该源极侧的该间隔层的正下方并连接该 间隔层，且于该通道方向上，该第一部分邻接该源极，且于该通道方 向上，该第一部分邻接于该源极与该反转电流通道之间，并分隔该源 极与该反转电流通道；以及一第二部分，位于该栅极靠近该漏极侧的 该间隔层的正下方并连接该间隔层，且于该通道方向上，该第二部分 邻接该漏极，且于该通道方向上，该第二部分邻接于该漏极与该第一 轻掺杂区；其中，该第一轻掺杂区的深度大于该第二轻掺杂区的深度。
在一种较佳的实施型态中，该绝缘结构包括一区域氧化(local oxidation ofsilicon,LOCOS)结构、一浅沟槽绝缘(shallow trench isolation,STI)结构或一化学气相沉积(chemical vapor deposition,CVD) 氧化区。
在一种较佳的实施型态中，该第一轻掺杂区并未位于该栅极靠近 该源极侧的该间隔层的正下方。
在一种较佳的实施型态中，该第一轻掺杂区由一第一自对准工艺 所形成，该第一自对准工艺包括：以该导电层与该介电层为屏蔽，将 第二导电型杂质，以加速离子的形式，与该垂直方向间具有一第一夹 角，注入该操作区中。
在一种较佳的实施型态中，该第二轻掺杂区由一第二自对准工艺 所形成，该第二自对准工艺包括：以该间隔层为屏蔽，将第二导电型 杂质，以加速离子的形式，与该垂直方向间具有一第二夹角，穿过该 间隔层而注入该操作区中。
在一种较佳的实施型态中，形成该半导体层、该绝缘结构、该阱 区、该栅极、该源极、该漏极以及该第一轻掺杂区的步骤同时形成一 对称元件于该基板中，且形成该第二轻掺杂区的步骤，不用以形成该 对称元件；其中，形成该第一轻掺杂区的同一步骤，还于该对称元件 中，形成一源极侧第一轻掺杂区，该源极侧第一轻掺杂区位于该对称 元件中，一对称元件栅极靠近其中一对称元件源极的一对称元件间隔 层及部分一对称元件介电层的正下方并连接该对称元件间隔层及部分 该对称元件介电层，且于该通道方向上，该源极侧第一轻掺杂区邻接 于该对称元件源极与一对称元件反转电流通道之间，并分隔该对称元 件源极与该对称元件反转电流通道。
以下通过具体实施例详加说明，应当更容易了解本发明的目的、 技术内容、特点及其所实现的功效。
附图说明
图1A显示一种在已知金属氧化物半导体(metal oxide semiconductor,MOS)元件10中，形成轻掺杂区16a与16b的步骤的剖视 示意图；
图1B显示在MOS元件10中，形成源极17与漏极18的步骤的剖视示 意图；
图2显示本发明的第一个实施例；
图3显示本发明的第二个实施例；
图4A-4F显示本发明的第三个实施例；
图5A与图5B分别显示现有技术与本发明应用于N型MOS元件的临 界电压与导通阻值的电气示意图；
图6A与6B分别显示现有技术与本发明应用于P型MOS元件的临界 电压与导通阻值的电气示意图。
图中符号说明
10,20 MOS元件
11,21 基板
12,22,32 半导体层
22a,32a 上表面
22b,32b 下表面
13,23,33 阱区
14,24,34 绝缘结构
14a,24a 操作区
15,25,35 栅极
151,251,351 介电层
152,252,352 导电层
153,253,353 间隔层
16a,16b,26b,36a,36b 第一轻掺杂区
17,27,37 源极
18,28,38 漏极
26b’ 光阻层
29a 第一部分
29b 第二部分
30 对称元件
α 第一夹角
β 第二夹角
具体实施方式
涉及本发明的前述及其他技术内容、特点与功效，在以下配合参 考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附 图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系， 至于形状、厚度与宽度则并未依照比例绘制。
请参考图2，其显示本发明的第一个实施例。图2显示MOS元件20 的剖视示意图。如图2所示，MOS元件200包含：半导体层22、阱区23、 绝缘结构24、栅极25、第一轻掺杂区26b、源极27、漏极28以及第二轻 掺杂区(包含第一部分29a与第二部分29b)。半导体层22形成于基板 21上，半导体层22于垂直方向(如图2中的实线箭头方向所示意，下同) 上，具有相对的上表面22a与下表面22b。基板21例如但不限于为一P型 或N型的半导体硅基板。半导体层22例如以外延的步骤，形成于基板21 上，或是以基板21的部分，作为半导体层22。形成半导体层22的方式， 为本领域技术人员所熟知，在此不予赘述。
请继续参阅图2，其中，绝缘结构24形成于上表面22a上并连接于 上表面22a，用以定义操作区24a。绝缘结构24并不限于如图所示的区域 氧化(local oxidation ofsilicon,LOCOS)结构，也可为浅沟槽绝缘 (shallow trench isolation,STI)结构或化学气相沉积(chemical vapor deposition,CVD)氧化区。
阱区23具有第一导电型，形成于半导体层22的操作区24a中，且于 垂直方向上，阱区23位于上表面22a下并连接于上表面22a。栅极25形成 于半导体层22的上表面22a上的操作区24a中，且于垂直方向上，部分阱 区23位于栅极25正下方并连接于栅极25，以提供MOS元件20在导通操 作中的反转电流通道(如图中虚框线所示意)。
请继续参阅图2，栅极包括：介电层251、导电层252以及间隔层253。 介电层251形成于上表面22a上并连接于上表面22a，且介电层251于垂直 方向上，连接阱区23。导电层252用以作为栅极25的电接点，形成于所 有介电层251上并连接于介电层251。间隔层253形成于导电层252的两 侧壁外并连接于导电层252，用以作为栅极25的电绝缘层。
源极27与漏极28具有第二导电型，于垂直方向上，源极27与漏极 28形成于上表面22a下并连接于上表面21a的操作区24a中，且源极27与 漏极28分别位于栅极25在通道方向(如图2中的虚线箭头方向所示意， 下同)的外部下方的阱区23中，并邻接栅极25，且于通道方向上，反 转电流通道介于源极27与漏极28之间，并分隔源极27与漏极28于栅极 25的两侧。
第一轻掺杂区29b具有第二导电型，于垂直方向上，第一轻掺杂区 29b形成于上表面22a下并连接于上表面22a的操作区24a中，且第一轻掺 杂区29b位于栅极25靠近漏极28的间隔层253及部分介电层251的正下 方并连接间隔层253及部分介电层251，且于通道方向上，第一轻掺杂 区29b邻接于漏极28与反转电流通道之间，并分隔漏极28与反转电流通道。
第二轻掺杂区(包含第一部分29a与第二部分29b)具有第二导电 型，于垂直方向上，第二轻掺杂区(包含第一部分29a与第二部分29b) 形成于上表面22a下并连接于上表面22a的操作区24a中，且第二轻掺杂 区包括第一部分29a与第二部分29b。第一部分29a位于栅极25靠近源极 27侧的间隔层253的正下方并连接间隔层253，且于通道方向上，第一 部分29a邻接源极27，且于通道方向上，第一部分29a邻接于源极27与反 转电流通道之间，并分隔源极27与反转电流通道。第二部分29b位于栅 极25靠近漏极28侧的间隔层253的正下方并连接间隔层253，且于通道 方向上，第二部分29b邻接漏极28，且于通道方向上，第二部分29b邻 接于漏极28与第一轻掺杂区26b。其中，第一轻掺杂区26b在垂直方向 上的深度大于第二轻掺杂区29b的深度。在一种较佳的实施例中，如图 2所示，第一轻掺杂区26b并未位于栅极25靠近源极27侧的间隔层253的 正下方。
需说明的是，所谓反转电流通道是指MOS元件20在导通操作中， 因施加于栅极25的电压，而使栅极25的下方形成反转层(inversion layer)以使导通电流通过的区域，此为本领域技术人员所熟知，在此 不予赘述。
需说明的是，上表面22a并非指一完全平坦的平面，而是指半导体 层22的一个表面。在本实施例中，例如绝缘结构24与上表面22a接触的 部分上表面22a，就具有下陷的部分。
需说明的是，前述的“第一导电型”与“第二导电型”是指于MOS 元件中，以不同导电型的杂质掺杂于半导体组成区域(例如但不限于 前述的阱区、源极与漏极等区域)内，使得半导体组成区域成为第一 或第二导电型(例如但不限于第一导电型为P型，而第二导电型为N型， 或反之也可)。
值得注意的是，本发明优于现有技术的其中一个技术特征，在于： 根据本发明，以图2所示的实施例为例，相较于现有技术MOS元件10， MOS元件20的第一轻掺杂区26b，只在靠近漏极28侧的间隔层253与部 分介电层251下方，而不位于靠近源极27侧的间隔层253下方，如此可 以提高崩溃防护电压。而且具有第二轻掺杂区(包含第一部分29a与第 二部分29b)。此外，MOS元件20具有第二轻掺杂区(包含第一部分29a 与第二部分29b)，在一种较佳的实施例中，具有第二轻掺杂区(包含 第一部分29a与第二部分29b)的深度小于第一轻掺杂区26b的深度，以 降低MOS元件20的导通阻值，补偿因不具有相对于现有技术MOS元件 10在靠近源极17侧的间隔层153与部分介电层151下方的第一轻掺杂区 16a而提高的导通阻值。基于上述，根据本发明的MOS元件，相较于现 有技术的MOS元件，具有较长的有效反转电流通道；如此一来，根据 本发明的MOS元件，可以缓和位能下降(drain-induced barrierlowering， DIBL)与热载流子效应(hot carrier effect，HCE)等的短通道效应(shortchannel effect，SCE)，改善临界电压下滑(threshold voltage roll-off)。
从另一个角度而言，可以在相同要求的临界电压下滑规格之下， 根据本发明，可以选择长度(在通道方向上)较小的MOS元件，而大 幅降低导通阻值。
在一种较佳的实施例中，第一轻掺杂区29b由一第一自对准工艺所 形成，该第一自对准工艺包括：以导电层252与介电层251为屏蔽，将 第二导电型杂质，以加速离子的形式，与垂直方向间具有一第一夹角 α，注入该操作区中而形成第一轻掺杂区29b。且在一种较佳的实施例 中，第一轻掺杂区29b并未位于栅极25靠近源极27侧的间隔层253的正 下方。
在一种较佳的实施例中，第二轻掺杂区(包含第一部分29a与第二 部分29b)由一第二自对准工艺所形成，该第二自对准工艺包括：以间 隔层253为屏蔽，将第二导电型杂质，以加速离子的形式，与垂直方向 间具有一第二夹角β，穿过间隔层253而注入操作区24a中，以形成第 二轻掺杂区(包含第一部分29a与第二部分29b)。
请参考图3，其显示本发明的第二个实施例。图3显示在同一基板 21中，由许多共同的工艺步骤，同时形成MOS元件20与对称元件30。 其中形成半导体层22、绝缘结构24、阱区23、栅极25、源极27、漏极 28以及第一轻掺杂区26b的步骤，分别同时形成对称元件30的对称元件 半导体层32、对称元件绝缘结构34、对称元件阱区33、对称元件栅极 35、对称元件源极37、对称元件漏极38以及源极侧第一轻掺杂区36a与 漏极侧第一轻掺杂区36b于基板21中，且形成第二轻掺杂区(包含第一 部分29a与第二部分29b)的步骤，不用以形成对称元件30。其中，形 成第一轻掺杂区26b的同一步骤，于对称元件30中，形成源极侧第一轻 掺杂区36a。该源极侧第一轻掺杂区36a位于对称元件栅极35中，靠近对 称元件源极37的对称元件间隔层353及部分对称元件介电层351的正下 方并连接对称元件间隔层353及部分对称元件介电层351，且于通道方 向上，源极侧第一轻掺杂区36a邻接于对称元件源极37与对称元件反转 电流通道(如图中虚框线所示意)之间，并分隔对称元件源极37与对 称元件反转电流通道。
请参考图4A-4F，其显示本发明的第三个实施例。本实施例显示根 据本发明的MOS元件20制造方法的剖视示意图。如图4A所示，首先提 供一基板21。接着，如图4B所示，形成半导体层22于基板21上，半导 体层22于垂直方向上，具有相对的上表面22a与下表面22b。基板21例 如但不限于为一P型或N型的半导体硅基板。半导体层22例如以外延的 步骤，形成于基板21上，或是以基板21的部分，作为半导体层22。形 成半导体层22的方式，为本领域技术人员所熟知，在此不予赘述。接 着，例如但不限于以离子注入工艺步骤，将第一导电型杂质，以加速 离子的形式，如图4B中虚线箭头所示意，注入操作区24a中，以形成阱 区22于半导体层22的操作区24a中，且于垂直方向上，阱区23位于上表 面22a下并连接于上表面22a。阱区23具有第一导电型。
请参阅图4C，接着，形成绝缘结构24于上表面22a上并连接于上表 面22a。绝缘结构24用以定义操作区24a。绝缘结构24例如但不限于如图 所示的区域氧化(localoxidation of silicon,LOCOS)结构，也可为浅沟 槽绝缘(shallow trench isolation,STI)结构或一化学气相沉积(chemical vapor deposition,CVD)氧化区，此为本领域技术人员所熟知，在此不 予赘述。其中，上表面22a如图中虚折线所示意。
接着，请参阅图4D，形成栅极25的介电层251与导电层252于半导 体层22的上表面22a上的操作区24a中。其中，于垂直方向上，部分阱区 23位于栅极25的介电层251与导电层252正下方并连接于栅极25的介电 层251，以提供MOS元件20在导通操作中的反转电流通道(如图4E中虚 框线所示意)。介电层251，形成于上表面22a上并连接于上表面22a， 且介电层251于垂直方向上，连接阱区23。导电层252用以作为栅极25 的电接点，形成于所有介电层251上并连接于介电层251。
接着，请继续参阅图4D，形成第一轻掺杂区26b于上表面22a下并 连接于上表面22a的操作区24a中，第一轻掺杂区26b具有第二导电型， 且第一轻掺杂区26b位于栅极25靠近漏极28(请参阅图4F)的间隔层253 及部分介电层251的正下方并连接间隔层253及部分介电层251，且于通 道方向上，第一轻掺杂区26b邻接于漏极28与反转电流通道之间，并分隔漏极28与反转电流通道。形成第一轻掺杂区26b的步骤，例如由第一 自对准工艺所形成，第一自对准工艺包括：以导电层252与介电层251， 以及利用由微影工艺步骤所形成的光阻层26b’为屏蔽，将第二导电型杂 质，以加速离子的形式，与垂直方向间具有第一夹角α，注入操作区 24a中。接着利用例如离子注入工艺步骤，将第二导电型杂质，以加速 离子的形式，注入阱区23中，以形成第一轻掺杂区26b。
接着，请参阅图4E，形成源极27与漏极28于上表面22a下并连接于 上表面22a的操作区24a中。源极27与漏极28具有该第二导电型，且源极 27与漏极28分别位于栅极25的两侧外部下方的阱区23中，并邻接栅极 25，且于通道方向上，反转电流通道介于源极27与漏极28之间，并分 隔源极27与漏极28于栅极25的两侧。
接着，请参阅图4F，形成第二轻掺杂区(包含第一部分29a与第二 部分29b)于上表面22a下并连接于上表面22a的操作区24a中，且第二轻 掺杂区(包含第一部分29a与第二部分29b)具有第二导电型。第二轻 掺杂区包括第一部分29a与第二部分29b，其中第一部分29a位于栅极25 靠近源极27侧的间隔层253的正下方并连接间隔层253，且于通道方向 上，第一部分29a邻接源极27，且于通道方向上，第一部分29a邻接于源 极27与反转电流通道之间，并分隔源极27与反转电流通道。第二部分 29b位于栅极25靠近漏极28侧的间隔层253的正下方并连接间隔层253。 道方向上，第二部分29b邻接漏极28，且于通道方向上，第二部分29b 邻接于漏极28与第一轻掺杂区26b。其中，第一轻掺杂区26b在垂直方 向的深度大于第二轻掺杂区(包含第一部分29a与第二部分29b)的深 度。
形成第二轻掺杂区(包含第一部分29a与第二部分29b)的步骤， 例如由第二自对准工艺所形成，第二自对准工艺包括：以间隔层253与 导电层252为屏蔽，将第二导电型杂质，以加速离子的形式，与垂直方 向间具有第二夹角β，穿过间隔层253而注入操作区24a中，以形成第 二轻掺杂区(包含第一部分29a与第二部分29b)。在一种较佳的实施 例中，第一夹角α大于第二夹角β。
图5A与图5B分别示出现有技术与根据本发明的N型MOS元件，在 不同的栅极长度(坐标轴横轴)下，临界电压Vt(左边的纵坐标)与 导通电阻Ron(右边的纵坐标)的电气示意图。如图5A所示，现有技术 的N型MOS元件，当栅极长度由0.6长度单位下降至0.4长度单位时，临 界电压Vt由约0.84电压单位下降至约0.18电压单位，下降了0.66电压单 位，具有明显的临界电压下滑，应用范围较小。相对的，如图5B所示， 根据本发明的N型MOS元件，当栅极长度由0.6长度单位下降至0.4长度 单位时，临界电压Vt由约0.91电压单位下降至约0.85电压单位，仅下降 了0.06电压单位，保持了临界电压Vt不致明显下滑，应用范围较大。从 另一个角度而言，当需要选取临界电压在0.8电压单位以上的元件时， 根据现有技术，仅能选取栅极长度在0.6长度单位以上的N型MOS元件， 而根据本发明，却可以选取栅极长度在0.4长度单位(甚至以下)的N 型MOS元件，因此，根据本发明，从另一角度而言，可以大幅降低导 通阻值Ron，提高N型MOS元件的操作速度。且根据本发明的N型MOS 元件，导通阻值Ron在与现有技术的N型MOS元件具有相同的栅极长度 时，仍保持大约相等的导通阻值。
相对的，图6A与6B分别示出现有技术与根据本发明的P型MOS元 件，在不同的栅极长度(坐标轴横轴)下，临界电压Vt(左边的纵坐 标)与导通电阻Ron(右边的纵坐标)的电气示意图。如图6A所示，现 有技术的P型MOS元件，当栅极长度由0.5长度单位下降至0.25长度单位 时，临界电压Vt的绝对值由约0.89电压单位下降至约0.33电压单位，下 降了0.56电压单位，具有明显的临界电压下滑，应用范围较小。相对的， 如图6B所示，根据本发明的P型MOS元件，当栅极长度由0.5长度单位 下降至0.25长度单位时，临界电压Vt的绝对值由约0.82电压单位下降至 约0.63电压单位，仅下降了0.19电压单位，保持了临界电压Vt不致明显 下滑，应用范围较大。从另一个角度而言，当需要选取临界电压Vt的 绝对值在0.7电压单位以上的元件时，根据现有技术，仅能选取栅极长 度在0.35长度单位以上的P型MOS元件，而根据本发明，却可以选取栅 极长度在0.3长度单位以下的P型MOS元件。因此，根据本发明，从另 一角度而言，可以大幅降低导通阻值Ron，提高P型MOS元件的操作速 度。且根据本发明的P型MOS元件，导通阻值Ron在与现有技术的P型 MOS元件具有相同的栅极长度时，仍保持大约相等的导通阻值。
以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领 域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。 在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例 如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如深 阱区等；又如，微影技术并不限于光罩技术，也可包含电子束微影技 术。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各 个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两 实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。 此外，本发明的任一实施型态不必需实现所有的目的或优点，因此， 权利要求的任一项也不应以此为限。
Claims (11)
1.一种金属氧化物半导体元件，包含：
一半导体层，形成于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；
一绝缘结构，形成于该上表面上并连接于该上表面，用以定义一操作区；
一阱区，具有一第一导电型，形成于该半导体层的该操作区中，且于该垂直方向上，该阱区位于上表面下并连接于该上表面；
一栅极，形成于该半导体层的该上表面上的该操作区中，于该垂直方向上，部分该阱区位于该栅极正下方并连接于该栅极，以提供该金属氧化物半导体元件在一导通操作中的一反转电流通道，其中，该栅极包括：
一介电层，形成于该上表面上并连接于该上表面，且介电层于该垂直方向上，连接该阱区；
一导电层，用以作为该栅极的电接点，形成于所有该介电层上并连接于该介电层；以及
一间隔层，形成于该导电层的两侧壁外并连接于该导电层，用以作为该栅极的电绝缘层；
一源极与一漏极，具有一第二导电型，于该垂直方向上，该源极与该漏极形成于该上表面下并连接于该上表面的该操作区中，且该源极与该漏极分别位于该栅极的两侧外部下方的该阱区中，并邻接该栅极，且于一通道方向上，该反转电流通道介于该源极与该漏极之间，并分隔该源极与该漏极于该栅极的两侧；
一第一轻掺杂区，具有该第二导电型，于该垂直方向上，该第一轻掺杂区形成于该上表面下并连接于该上表面的该操作区中，且该第一轻掺杂区位于该栅极靠近该漏极的该间隔层及部分该介电层的正下方并连接该间隔层及部分该介电层，且于该通道方向上，该第一轻掺杂区邻接于该漏极与该反转电流通道之间，并分隔该漏极与该反转电流通道；以及
一第二轻掺杂区，具有该第二导电型，于该垂直方向上，该第二轻掺杂区形成于该上表面下并连接于该上表面的该操作区中，且该第二轻掺杂区包括：
一第一部分，位于该栅极靠近该源极侧的该间隔层的正下方并连接该间隔层，且于该通道方向上，该第一部分邻接该源极，且于该通道方向上，该第一部分邻接于该源极与该反转电流通道之间，并分隔该源极与该反转电流通道；以及
一第二部分，位于该栅极靠近该漏极侧的该间隔层的正下方并连接该间隔层，且于该通道方向上，该第二部分邻接该漏极，且于该通道方向上，该第二部分邻接于该漏极与该第一轻掺杂区；
其中，该第一轻掺杂区的深度大于该第二轻掺杂区的深度。
2.如权利要求1所述的金属氧化物半导体元件，其中该绝缘结构包括一区域氧化结构、一浅沟槽绝缘结构或一化学气相沉积氧化区。
3.如权利要求1所述的金属氧化物半导体元件，其中该第一轻掺杂区并未位于该栅极靠近该源极侧的该间隔层的正下方。
4.如权利要求1所述的金属氧化物半导体元件，其中该第一轻掺杂区由一第一自对准工艺所形成，该第一自对准工艺包括：以该导电层与该介电层为屏蔽，将第二导电型杂质，以加速离子的形式，与该垂直方向间具有一第一夹角，注入该操作区中。
5.如权利要求1所述的金属氧化物半导体元件，其中该第二轻掺杂区由一第二自对准工艺所形成，该第二自对准工艺包括：以该间隔层与导电层为屏蔽，将第二导电型杂质，以加速离子的形式，与该垂直方向间具有一第二夹角，穿过该间隔层而注入该操作区中。
6.一种金属氧化物半导体元件制造方法，包含：
形成一半导体层于一基板上，该半导体层于一垂直方向上，具有相对的一上表面与一下表面；
形成一绝缘结构于该上表面上并连接于该上表面，用以定义一操作区；
形成一阱区于该半导体层的该操作区中，且于该垂直方向上，该阱区位于上表面下方并连接于该上表面，该阱区具有一第一导电型；
形成一栅极于该半导体层的该上表面上的该操作区中，于该垂直方向上，部分该阱区位于该栅极正下方并连接于该栅极，以提供该金属氧化物半导体元件在一导通操作中的一反转电流通道，其中，该栅极包括：
一介电层，形成于该上表面上并连接于该上表面，且介电层于该垂直方向上，连接该阱区；
一导电层，用以作为该栅极的电接点，形成于所有该介电层上并连接于该介电层；以及
一间隔层，形成于该导电层的两侧壁外并连接于该导电层，用以作为该栅极的电绝缘层；
形成一第一轻掺杂区于该上表面下并连接于该上表面的该操作区中，该第一轻掺杂区具有一第二导电型，且该第一轻掺杂区位于该栅极靠近一漏极的该间隔层及部分该介电层的正下方并连接该间隔层及部分该介电层，且于该通道方向上，该第一轻掺杂区邻接于该漏极与该反转电流通道之间，并分隔该漏极与该反转电流通道；
形成一源极与该漏极于该上表面下并连接于该上表面的该操作区中，该源极与该漏极具有该第二导电型，且该源极与该漏极分别位于该栅极的两侧外部下方的该阱区中，并邻接该栅极，且于一通道方向上，该反转电流通道介于该源极与该漏极之间，并分隔该源极与该漏极于该栅极的两侧；以及
形成一第二轻掺杂区于该上表面下并连接于该上表面的该操作区中，且该第二轻掺杂区具有该第二导电型，该第二轻掺杂区包括：
一第一部分，位于该栅极靠近该源极侧的该间隔层的正下方并连接该间隔层，且于该通道方向上，该第一部分邻接该源极，且于该通道方向上，该第一部分邻接于该源极与该反转电流通道之间，并分隔该源极与该反转电流通道；以及
一第二部分，位于该栅极靠近该漏极侧的该间隔层的正下方并连接该间隔层，且于该通道方向上，该第二部分邻接该漏极，且于该通道方向上，该第二部分邻接于该漏极与该第一轻掺杂区；
其中，该第一轻掺杂区的深度大于该第二轻掺杂区的深度。
7.如权利要求6所述的金属氧化物半导体元件制造方法，其中该绝缘结构包括一区域氧化结构、一浅沟槽绝缘结构或一化学气相沉积氧化区。
8.如权利要求6所述的金属氧化物半导体元件制造方法，其中该第一轻掺杂区并未位于该栅极靠近该源极侧的该间隔层的正下方。
9.如权利要求6所述的金属氧化物半导体元件制造方法，其中该形成该第一轻掺杂区的步骤包括：一第一自对准工艺，以该导电层与该介电层为屏蔽，将第二导电型杂质，以加速离子的形式，与该垂直方向间具有一第一夹角，注入该操作区中。
10.如权利要求6所述的金属氧化物半导体元件制造方法，其中该形成该第二轻掺杂区的步骤包括：一第二自对准工艺，以该间隔层与导电层为屏蔽，将第二导电型杂质，以加速离子的形式，与该垂直方向间具有一第二夹角，穿过该间隔层而注入该操作区中。
11.如权利要求6所述的金属氧化物半导体元件制造方法，其中形成该半导体层、该绝缘结构、该阱区、该栅极、该源极、该漏极以及该第一轻掺杂区的步骤同时形成一对称元件于该基板中，且形成该第二轻掺杂区的步骤，不用以形成该对称元件；其中，形成该第一轻掺杂区的同一步骤，还于该对称元件中，形成一源极侧第一轻掺杂区，该源极侧第一轻掺杂区位于该对称元件中，一对称元件栅极靠近其中一对称元件源极的一对称元件间隔层及部分一对称元件介电层的正下方并连接该对称元件间隔层及部分该对称元件介电层，且于该通道方向上，该源极侧第一轻掺杂区邻接于该对称元件源极与一对称元件反转电流通道之间，并分隔该对称元件源极与该对称元件反转电流通道。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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Country Status (1)
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| CN (1) | CN110660852A (zh) |
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