CN112242445A - Ldmos器件及其形成方法 - Google Patents
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Abstract
本公开提供了一种LDMOS器件。LDMOS器件包括：半导体衬底、位于半导体衬底中的阱区和漂移区、位于阱区中的源极区；位于漂移区中的漏极区、以及位于漂移区中并位于源极区与漏极区之间的掺杂层。阱区、掺杂层具有第一导电类型，漂移区、源极区、漏极区具有第二导电类型，第一导电类型与第二导电类型不同。本公开还提供了一种LDMOS器件的形成方法。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种横向扩散金属氧化物半导体(Lateral Diffusion Metal Oxide Semiconductor，LDMOS)器件以及形成方法。
背景技术
LDMOS器件由于在增益、线性度以及散热性能等关键的器件特性方面具有 明显的优势，同时还能与互补金属氧化物半导体(CMOS)工艺兼容，因此得到 了广泛应用。驱动电流(Ion)和击穿电压(Breakdown Voltage，BV)是衡量LDMOS 器件性能的两个重要参数。其中，驱动电流是指在器件工作时，从漏到源的电 流；而击穿电压是指器件被击穿前，其指定端的最高瞬间的极限电压值。较大 的击穿电压和较大的驱动电流使得LDMOS晶体管具有较好的开关特性以及更 强的驱动能力，但是现有的LDMOS晶体管难以同时满足上述两个条件，需要在 源漏之间的击穿电压(BVds)和源漏之间的导通电阻(Rdson)之间进行权衡。
因此，现有技术中存在的问题是如何在保持源漏之间的导通电阻的情况下 尽可能最大化源漏之间的击穿电压，从而改善热载流子注入(Hot Carriers Injection，HCI)效应或时间相关电介质击穿(Time Dependent Dielectric Breakdown，TDDB)性能。
发明内容
在下文中给出了关于本公开的简要概述，以便提供关于本公开的某些方面 的基本理解。应当理解，该部分并不意图确定本公开的关键或重要部分，也不 是意图限定本公开的范围。其目的仅仅是以简化的形式给出某些概念，以此作 为稍后论述的更详细描述的前序。
本公开针对现有技术中的至少一个问题并试图改善LDMOS器件的电学性 能。
本公开的一个方面提供了一种LDMOS器件，该LDMOS器件包括：半导体 衬底；位于半导体衬底中的阱区和漂移区；位于所述漂移区中的漏极区；位于 所述阱区中的源极区；以及位于所述漂移区中并位于所述源极区与所述漏极区 之间的掺杂层，其中，所述阱区、所述掺杂层具有第一导电类型，所述漂移区、 所述源极区、所述漏极区具有第二导电类型，所述第一导电类型与所述第二导 电类型不同。
根据本公开的一些实施例，LDMOS器件还可包括：位于所述半导体衬底上 的栅极结构，所述栅极结构横跨所述阱区和所述漂移区，所述源极区和所述漏 极区分别位于所述栅极结构两侧；以及硅化物阻挡层，所述硅化物阻挡层覆盖 所述漏极区的部分区域、所述掺杂层、所述漂移区的部分区域以及所述栅极结 构的部分区域。
根据本公开的一些实施例，LDMOS器件还可包括：介电层，所述介电层覆 盖所述栅极结构的部分区域、所述硅化物阻挡层的部分区域以及所述漏极区的 部分区域，所述介电层包括开口，所述开口暴露所述硅化物阻挡层的位于所述 栅极结构与所述漏极区之间的部分区域，其中，所述掺杂层位于所述开口的靠 近所述漏极区的一侧。
根据本公开的一些实施例，所述第一导电类型可为N型，所述第二导电类型 可为P型。
根据本公开的一些实施例，所述掺杂层的掺杂浓度可小于所述漂移区的掺 杂浓度。
本公开的一个方面提供了一种LDMOS器件的形成方法，该方法包括：提供 半导体衬底；在所述半导体衬底中形成阱区和漂移区；在所述漂移区中形成第 一掺杂层和第二掺杂层；在所述漂移区中的所述第二掺杂层处形成漏极区以取 代所述第二掺杂层；以及在所述阱区中形成源极区，其中，所述第一掺杂层位 于所述源极区与所述漏极区之间，其中，所述阱区、所述第一掺杂层、所述第 二掺杂层具有第一导电类型，所述漂移区、所述源极区、所述漏极区具有第二 导电类型，所述第一导电类型与所述第二导电类型不同。
根据本公开的一些实施例，该方法还可包括：在所述半导体衬底上形成栅 极结构，其中，所述栅极结构横跨所述阱区和所述漂移区，所述源极区和所述 漏极区分别位于所述栅极结构两侧；以及在所述漏极区的部分区域、所述第一 掺杂层、所述漂移区的部分区域以及所述栅极结构的部分区域上形成硅化物阻 挡层。
根据本公开的一些实施例，该方法还可包括：在所述栅极结构的部分区域、 所述硅化物阻挡层的部分区域以及所述漏极区的部分区域上形成介电层，所述 介电层包括接触孔，所述接触孔暴露所述硅化物阻挡层的位于所述栅极结构与 所述漏极区之间的部分区域，其中，所述第一掺杂层位于所述接触孔的靠近所 述漏极区的一侧。
根据本公开的一些实施例，在所述漂移区中形成第一掺杂层和第二掺杂层 的步骤可包括：在所述半导体衬底上形成图案化的光刻胶，所述图案化的光刻 胶具有开口，所述开口暴露所述漂移区的部分区域；通过离子植入的方式在所 述开口的靠近所述源极区的一侧形成所述第一掺杂层；以及通过离子植入的方 式在所述开口的靠近所述漏极区的一侧形成所述第二掺杂层。
根据本公开的一些实施例，所述第一掺杂层和所述第二掺杂层均可通过倾 斜角度离子注入的方式形成于所述漂移区中。
根据本公开的一些实施例，所述第一导电类型为N型，所述第二导电类型为 P型。
根据本公开的一些实施例，所述第一掺杂层的掺杂浓度可小于所述漂移区 的掺杂浓度。
与现有技术相比，本公开的多个方面的技术方案能够减少沟槽接触电极下 方角落处(靠近漏极的一侧)的电场，从而在不牺牲源漏之间的击穿电压和导 通电阻的平衡的情况下降低了HCI效应对器件性能带来的不利影响，同时获得了 更长的TDDB寿命。
附图说明
本公开可以通过参考下文中结合附图所给出的描述而得到更好的理解，其 中在所有附图中使用了相同或相似的附图标记来表示相同或者相似的部件。在 附图中：
图1是示出了根据本公开的一个实施例的LDMOS器件的截面示意图。
图2是示出了根据本公开的一个实施例的LDMOS器件的截面示意图。
图3是示出了根据本公开的一个实施例的LDMOS器件的形成方法的示意 图。
图4是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方法 的一个阶段的结构的截面示意图。
图5是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方法 的一个阶段的结构的截面示意图。
图6是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方法 的一个阶段的结构的截面示意图。
图7是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方法 的一个阶段的结构的截面示意图。
图8是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方法 的一个阶段的结构的截面示意图。
图9是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方法 的一个阶段的结构的截面示意图。
图10是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方 法的一个阶段的结构的截面示意图。
图11是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方法 的一个阶段的结构的截面示意图。
图12是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方 法的一个阶段的结构的截面示意图。
图13是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方 法的一个阶段的结构的截面示意图。
图14是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方 法的一个阶段的结构的截面示意图。
图15是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方 法的一个阶段的结构的截面示意图。
图16是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方 法的一个阶段的结构的截面示意图。
图17是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方 法的一个阶段的结构的截面示意图。
图18是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方 法的一个阶段的结构的截面示意图。
图19是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方 法的一个阶段的结构的截面示意图。
图20是示意性地示出了根据本公开的一个实施例的LDMOS器件的形成方 法的一个阶段的结构的截面示意图。
图21是示意性地示出了根据本公开的一个实施例的LDMOS器件的水平电 场分布图。
本领域技术人员应当理解，附图中的元件仅仅是为了简单和清楚起见而示 出的，而且不一定是按比例绘制的。
具体实施方式
下面结合附图和实施例，对本公开的具体实施方式作进一步详细描述。以 下实施例用于说明本公开，但不用来限制本公开的范围。
在下文中将结合附图对本公开的示例性实施例进行描述。为了清楚和简明 起见，在说明书中可能并未描述实际实施例的所有特征。在此，还需要说明的 一点是，为了避免因不必要的细节而模糊了本公开，在附图中仅仅示出了与根 据本公开的方案密切相关的装置结构和/或处理步骤，而省略了与本公开关系不 大的其他细节。
对于现有的LDMOS器件而言，强电场的区域则主要集中于沟槽接触电极的 下方，并且在其角落处达到最大。为了进一步优化LDMOS器件的电学性能，根 据本公开的实施例在漂移区的与沟槽接触电极的具有最大电场的区域相对应的 位置设置轻掺杂层以抑制热载流子效应，从而降低电场以实现改善LDMOS器件 性能的效果。
图1是示出了根据本公开的一个实施例的LDMOS器件的截面示意图。
如图1所示，LDMOS器件可包括半导体衬底100、位于半导体衬底100中的 阱区120和漂移区130、位于阱区120中的源极区150、位于漂移区130中的漏极区 160、以及位于漂移区130中并位于源极区150与漏极区160之间的掺杂层170。
在本实施例中，半导体衬底100的材料为硅(Si)。在一些实施例中，半导体 衬底的材料还可以为锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘 体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等 III-V族化合物。
在本实施例中，以形成P型的LDMOS器件作为示例，通过离子注入工艺在 半导体衬底100中掺杂P型的杂质离子。在一些实施例中，半导体衬底中掺杂有N 型的杂质离子。在一些实施例中，可以根据形成的LDMOS器件的类型选择掺杂 杂质离子的类型，具体地，当形成的LDMOS器件为N型的LDMOS器件时，半导 体衬底中掺杂有P型的杂质离子；当形成的LDMOS器件为P型的LDMOS器件时， 半导体衬底中掺杂有N型的杂质离子。所述P型的杂质离子为硼离子、铟离子、 镓离子中的一种或几种，所述N型杂质离子为磷离子、砷离子、锑离子中的一种 或几种。
在本实施例中，阱区120为N型阱区，更具体地，阱区120为中压N阱 (0.8V-3.3V)。在本实施例中，阱区120的掺杂浓度的范围是1.8E15cm3至 2.3E18cm3。在一些实施例中，可以在N型衬底上扩散P型区以形成P型阱区。
在本实施例中，漂移区130为P型漂移区，其掺杂浓度的范围是2.2E14cm3至2.7Ecm3。在一些实施例中，可以在N型衬底上扩散N型区以形成N型漂移区。在 一些实施例中，漂移区130和阱区120彼此间隔开。在一些实施例中，漂移区130 和阱区120彼此接触。
在本实施例中，源极区150和漏极区160均为P型。在一些实施例中，源极区 150和漏极区160均为N型。在本实施例中，源极区150和漏极区160的掺杂浓度的 范围是2.7E17cm3至3.4E20cm3。
在本实施例中，掺杂层170为N型轻掺杂层，其掺杂浓度的范围是1.8E15cm3至2.3E18cm3。在一些实施例中，掺杂层170可以是低掺杂漏极(Low Doping Drain)。在一些实施例中，掺杂层170为P型。在一些实施例中，掺杂层170的掺 杂浓度小于漂移区130的掺杂浓度。
图2是示出了根据本公开的一个实施例的LDMOS器件的截面示意图。为了 简明的目的，对于本实施例中与图1所示实施例相同的部分，将不再赘述。
如图2所示，LDMOS器件可包括半导体衬底100、位于半导体衬底100中的 阱区120和漂移区130、位于阱区120中的源极区150、位于漂移区130中的漏极区 160、以及位于漂移区130中并位于源极区150与漏极区160之间的掺杂层170。
在本实施例中，LDMOS器件还可包括位于半导体衬底100上的栅极结构 200，栅极结构200横跨阱区120和漂移区130(即，分别覆盖阱区120的一部分和 漂移区130的一部分)。在本实施例中，源极区150和漏极区160分别位于栅极结 构200两侧。在本实施例中，栅极结构200可以包括：位于半导体衬底100上的栅 介质层(例如，硅的氧化物、二氧化铪或其他的高K材料)201、位于栅介质层 201上的栅极(例如，多晶硅或金属)202，以及位于栅极202的两侧的侧墙(例 如，硅的氧化物或硅的氮化物)203。
在本实施例中，LDMOS器件还可包括硅化物阻挡层(Salicide Block，SAB) 190，硅化物阻挡层190覆盖漏极区160的部分区域、掺杂层170、漂移区130的部 分区域以及栅极结构200的部分区域(例如，靠近漏极区160的那一个侧墙203以 及一部分顶部)。在一些实施例中，硅化物阻挡层190为介电质薄膜，用于对不 需要形成自对准金属硅化物(non-salicide)的器件区域进行覆盖，以防止自对准 硅化物的生成。
在本实施例中，LDMOS器件还可包括介电层210，介电层210覆盖栅极结构 200的部分区域(例如，靠近源极区150的那一个侧墙203以及未被硅化物阻挡层 190覆盖的那部分顶部)、硅化物阻挡层190的部分区域(例如，位于栅极结构200 顶部的部分)以及漏极区160的部分区域。
在本实施例中，LDMOS器件还可包括位于介电层上方的层间介质层220。
在本实施例中，LDMOS器件还可包括贯穿介电层210和层间介质层220的多 个开口。具体地，第一开口241为源极接触孔，其位于源极区150上方并暴露出 源极区150的部分顶部区域；第二开口242为栅极接触孔，其位于栅极202上方并 暴露出栅极202的部分顶部区域；第三开口243为沟槽接触孔，其大致位于栅极 202与漏极区160之间并暴露出硅化物阻挡层190的部分顶部区域；第四开口244 为漏极接触孔，其位于漏极区160上方并暴露出漏极区160的部分顶部区域。在 本实施例中，掺杂层170对应于第三开口243的靠近漏极区160的一侧。
在本实施例中，LDMOS器件还可包括分别填充第一开口241、第二开口242、 第三开口243、以及第四开口244内的源极接触层251、栅极接触层252、沟槽接 触层253、以及漏极接触层254。在一些实施例中，源极接触层251、栅极接触层 252、沟槽接触层253、以及漏极接触层254可由铜或钨构成。
在本实施例中，LDMOS器件还可包括一个或多个金属导线层260，用于与 源极接触层251、栅极接触层252、沟槽接触层253、以及漏极接触层254电连接。
在本实施例中，LDMOS器件还可包括位于半导体衬底100中的隐埋层180。
在本实施例中，LDMOS器件还可包括位于半导体衬底100中且与漂移区130 相邻的第二阱区122。在本实施例中，漂移区130位于阱区120和第二阱区122之 间。在本实施例中，第二阱区122为N型阱区，更具体地，第二阱区122为中压N 阱(0.8V-3.3V)。在本实施例中，第二阱区122的掺杂浓度的范围是1.8E15cm3至2.3E18cm3。在一些实施例中，可以在N型衬底上扩散P型区以形成P型第二阱 区。
在本实施例中，LDMOS器件还可包括位于半导体衬底100中的第一隔离结 构141和第二隔离结构142。在本实施例中，第一隔离结构141和第二隔离结构142 均为浅沟槽隔离结构(Shallow Trench Isolation，STI)并可包括沟槽和填充在沟 槽中的绝缘物(例如，二氧化硅)。在一些实施例中，第一隔离结构141和/或第 二隔离结构142可以为自场氧化结构或局部氧化结构。在本实施例中，第一隔离 结构141形成在阱区120内。在本实施例中，第二隔离结构142的一部分位于第二 阱区122内，第二隔离结构142的另一部分位于漂移区130。在其他实施例中，第 二隔离结构142的位于漂移区130内的部分大于第二隔离结构142的位于第二阱 区122内的部分。在其他实施例中，第二隔离结构142可完全位于漂移区130内并部分地位于栅极结构200下方。
在本实施例中，LDMOS器件还可包括位于阱区120内的第一体接触区231以 及位于第二阱区122内的第二体接触区232，用于降低接触电阻。在本实施例中， 第一体接触区231和第二体接触区232均为N型。在一些实施例中，第一体接触区 231和第二体接触区232均为P型。在本实施例中，第一体接触区231和源极区150 分别位于第一隔离结构141两侧。在本实施例中，第二体接触区232和漏极区160 分别位于第二隔离结构142两侧。在本实施例中，第一体接触区231的掺杂浓度 大于阱区120的掺杂浓度，第二体接触区232的掺杂浓度大于第二阱区122的掺杂 浓度和漂移区130的掺杂浓度。
图3是示出了根据本公开的一个实施例的LDMOS器件的形成方法的示意 图。如图3所示，LDMOS器件的形成方法包括如下步骤：
步骤S10：提供半导体衬底；
步骤S12：在半导体衬底中形成阱区和漂移区；
步骤S14：在半导体衬底上形成栅介质层并在栅介质层上形成栅极；
步骤S16：在漂移区中形成第一掺杂层和第二掺杂层；
步骤S18：在栅介质层和栅极两侧形成侧墙，其中，栅介质层、栅极和侧墙 共同构成栅极结构，栅极结构横跨阱区和漂移区；
步骤S20：在漂移区中的第二掺杂层处形成漏极区以取代第二掺杂层；
步骤S22：在阱区中形成源极区，其中，源极区和漏极区分别位于栅极结构 两侧，第一掺杂层位于源极区与漏极区之间；
步骤S24：在漏极区的部分区域、第一掺杂层、漂移区的部分区域以及栅极 结构的部分区域上形成硅化物阻挡层；
步骤S26：在栅极结构的部分区域、硅化物阻挡层的部分区域以及漏极区的 部分区域上形成介电层；
步骤S28：在介电层上形成层间介质层；
步骤S30：蚀刻层间介质层和介电层以形成暴露出源极区的部分顶部区域的 源极接触孔、暴露出栅极结构的部分顶部区域的栅极接触孔、暴露出硅化物阻 挡层的部分顶部区域的沟槽接触孔、以及暴露出漏极区的部分顶部区域的漏极 接触孔；以及
步骤S32：通过金属分别填充源极接触孔、栅极接触孔、沟槽接触孔、以及 漏极接触孔。
步骤S34：形成分别电连接源极接触孔、栅极接触孔、沟槽接触孔、以及漏 极接触孔的导线层。
在一些实施例中，步骤S16可以为在漂移区中仅形成第一掺杂层且步骤S20 可以为在漂移区中形成漏极区。
本领域技术人员应理解，其他顺序执行以上步骤的方法也落入本公开的保 护范围。
图4至图20分别是示意性地示出了根据本公开的一个实施例的LDMOS器件 的形成方法的一个阶段的结构的截面示意图。本领域技术人员应理解，图4至图 20中的任何一个都可以代表一个单独的实施例。另外，其他顺序执行以下步骤 的方法也落入本公开的保护范围。下面结合图4至图19详细描述根据本公开的一 个实施例的LDMOS器件的形成过程。
首先，提供半导体衬底300。
在一些实施例中，如图4所示，在半导体衬底300中形成隐埋层380。
在一些实施例中，如图5所示，在半导体衬底300中形成第一隔离结构341和 第二隔离结构342。在一些实施例中，在隐埋层380上形成有外延层，第一隔离 结构341和第二隔离结构342形成在外延层中。
在一些实施例中，如图6所示，在半导体衬底300中形成第一阱区320和漂移 区330。在一些实施例中，如图6所示，在半导体衬底300中形成第二阱区322。 在一些实施例中，第一阱区320、第二阱区322和漂移区330可以通过对半导体衬 底300进行掺杂的方式形成。在一些实施例中，第一阱区320、第二阱区322和漂 移区330形成在外延层中。
在一些实施例中，如图7所示，在半导体衬底300上形成栅介质层401并在栅 介质层之上形成栅极402。在一些实施例中，也可以在半导体衬底300上形成栅 极结构400。
在一些实施例中，如图8至图10所示，在漂移区330中形成第一掺杂层370和 第二掺杂层372。在一些实施例中，在漂移区330中形成第一掺杂层370和第二掺 杂层372的步骤可包括：在半导体衬底100上形成图案化的光刻胶，所述图案化 的光刻胶具有开口，所述开口暴露漂移区330的部分区域(如图8所示)；通过离 子植入的方式在所述开口的一侧形成第一掺杂层370；通过离子植入的方式在所 述开口的另一侧形成第二掺杂层372。在一些实施例中，所述开口的所述一侧对 应于靠近待形成的源极区350的一侧，所述开口的所述另一侧为远离源极区350 的一侧。在本实施例中，如图9和图10所示，第一掺杂层370和第二掺杂层372均 通过倾斜角度离子注入的方式形成于漂移区330中。在一些实施例中，倾斜离子注入工艺的离子注入能量为60KeV，注入剂量为1E13/cm2，注入角度为45°。在 一些实施例中，倾斜离子注入工艺的离子注入能量为5KeV至100KeV，注入剂量 为1E13/cm2至1E16/cm2，注入角度为10°至50°。在一些实施例中，所述开口暴露 出半导体衬底100的矩形区域，分别针对该矩形区域的四条边进行倾斜离子注 入，以形成四个掺杂区域。在一些实施例中，第一掺杂层370的掺杂浓度可为 5E17cm3、深度可为50nm。在一些实施例中，第二掺杂层372的掺杂浓度可为 5E17cm3、深度可为50nm。在一些实施例中，可以仅在所述开口的靠近源极区350的一侧形成一个掺杂层。应注意，在进行倾斜角度离子输入时，较小的倾斜 角度导致一个小的阴影区，这种现象称为阴影效应(Shadowing Effect)。在一些 实施例中，第一掺杂层370的一部分由该阴影效应产生。在一些实施例中，第一 掺杂层370和第一掺杂层372的结构可以是轻掺杂漏极(Light Dope Drain，LDD) 结构或者口袋注入(Pocket Implant，PKT)结构。
在一些实施例中，如图11所示，在栅介质层401和栅极402两侧形成侧墙403。 在一些实施例中，栅介质层401、栅极402和侧墙403共同构成栅极结构400，其 中，栅极结构400横跨第一阱区320和漂移区330。在一些实施例中，可以在半导 体衬底300表面生长栅介质层401，栅介质层401的生长方法可以是任何常规真空 镀膜技术，比如原子层沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、 等离子体增强型化学气相淀积(PECVD)工艺。栅介质层401可以是氧化硅(SiO2) 或氮氧化硅(SiNO)。在一些实施例中，可以利用PECVD或高密度等离子化学 气相淀积(HDP-CVD)工艺在栅介质层401表面沉积多晶硅层，在多晶硅层表面形成一层氮化硅硬掩膜层后涂布光刻胶并图案化光刻胶以定义栅极的位置， 随后利用光刻胶和氮化硅作为掩膜刻蚀所述多晶硅层形成栅极402，之后去除剩 余的光刻胶和硬掩膜氮化硅。在一些实施例中，光刻胶的去除采用灰化工艺， 硬掩膜氮化硅采用磷酸湿法去除。在一些实施例中，在栅极侧壁表面生长一层 氧化硅，接着，通过离子注入在半导体衬底300中形成源漏区的浅结和，然后在 栅极402的两侧形成具有ON(氧化硅-氮化硅)结构的侧墙403。在一些实施例中， 侧墙包括低温氧化硅(LTO)层和氮化硅(SiN)层。在一些实施例中，侧墙403 的形成过程为：首先在半导体衬底300和栅极402表面利用CVD工艺沉积LTO层，然后利用高密度等离子化学气相淀积工艺(PECVD)在LTO表面再沉积氮化硅 层，随后采用等离子刻蚀工艺刻蚀所述氧化层和氮化硅层形成侧墙403。在一些 实施例中，可以先形成栅极结构400，再形成源极区350和漏极区360。
在一些实施例中，如图12所示，在漂移区330中的第二掺杂层372处形成漏 极区360以取代第二掺杂层372。由于漏极区360为高浓度掺杂而第二掺杂层372 为低浓度掺杂且二者导电类型相反，故第二掺杂层372在漏极区360的形成过程 中被消灭。
在一些实施例中，如图13所示，在第一阱区320中形成源极区350，此时， 第一掺杂层370位于源极区350与漏极区360之间。在本实施例中，可以通过向半 导体衬底300注入杂质离子以形成源极区350和漏极区360。在本实施例中，源极 区350和漏极区360分别位于栅极结构400两侧。
在一些实施例中，如图14所示，在第一阱区320中形成第一体接触区432， 在第二阱区322中形成第二体接触区432。
在一些实施例中，如图15所示，在漏极区360的部分区域、第一掺杂层370、 漂移区330的部分区域以及栅极结构400的部分区域上形成硅化物阻挡层390。在 一些实施例中，采用PECVD方法来制备硅化物阻挡层390。在一些实施例中，可 以采用次大气压化学气象沉积(Sub-Atmosphere CVD，SACVD)的方法来制备 硅化物阻挡层390。
在一些实施例中，如图16所示，在栅极结构400的部分区域、硅化物阻挡层 390的部分区域以及漏极区360的部分区域上形成介电层410。在一些实施例中， 介电层410为氮化硅层(SiN)，其可以通过沉积的方式形成。在一些实施例中， 利用等离子增强化学气相淀积(PECVD)工艺淀积氮化硅层，氮化硅层的材质 可以为氮化硅(Si3N4)或氮氧化硅(SiON)，优选为含碳的氮化硅(NDC)，例 如氮碳氧化硅(SiOCN)。在一些实施例中，氮化硅层可作为后续刻蚀连接孔的 刻蚀停止层，同时还具有应力膜的作用。
在一些实施例中，如图17所示，在介电层410上形成层间介质层420。在一 些实施例中，层间介质层410为氧化硅(SiO2)，其可以通过沉积的方式形成。在 一些实施例中，在沉积层间介质层420之后对其顶部进行平坦化。
在一些实施例中，如图18所示，蚀刻层间介质层420和介电层410以形成暴 露出源极区350的部分顶部区域的源极接触孔441、暴露出栅极结构400的部分顶 部区域的栅极接触孔442、暴露出硅化物阻挡层390的部分顶部区域的沟槽接触 孔443、以及暴露出漏极区360的部分顶部区域的漏极接触孔444。在本实施例中， 第一掺杂层370位于沟槽接触孔443的靠近漏极区360的一侧，用于减小该侧的电 场。
在一些实施例中，如图19所示，通过金属分别填充源极接触孔441、栅极接 触孔442、沟槽接触孔443、以及漏极接触孔444以形成金属接触层。在一些实施 例中，所使用的填充金属可以是铜或钨。
在一些实施例中，如图20所示，形成分别电连接源极接触孔441、栅极接触 孔442、沟槽接触孔443、以及漏极接触孔444的金属导线层460。
在一些实施例中，第一阱区320、第一掺杂层370、第二掺杂层372具有第一 导电类型，漂移区330、源极区350、漏极区360具有第二导电类型，所述第一导 电类型与所述第二导电类型不同。在一些实施例中，所述第一导电类型为N型， 所述第二导电类型为P型。在一些实施例中，所述第一导电类型为P型，所述第 二导电类型为N型。
图21是示意性地示出了根据本公开的一个实施例的LDMOS器件的水平电 场分布图。其中，深色曲线代表具备掺杂层的LDMOS器件，浅色曲线代表不具 备掺杂层的LDMOS器件。如图21所示，在Vgs＝0，Vds＝-33V的条件下，与不具 备掺杂层的LDMOS器件相比，根据本公开的一个实施例的LDMOS器件的水平 电场分布在设置有掺杂层的为位置具有明显的下降。
表1是示意性地示出了根据本公开的一个实施例的LDMOS器件与不具备掺 杂层的LDMOS器件的性能参数比较。由表1可知，虽然根据本公开的一个实施 例的LDMOS器件的水平电场分布在掺杂层处具有明显的下降，但其整体电学性 能并未受到太大影响。
表1
| Vtgm(V) | Ron(mohm.mm<sup>2</sup>) | BV(V) | |
| 漏极区无掺杂层 | -1.10 | 52.1 | -45.3 |
| 漏极区有掺杂层 | -1.11 | 53.7 | -46.2 |
综上所述，在阅读本详细公开内容之后，本领域技术人员可以明白，前述 详细公开内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没 有明确说明，本领域技术人员可以理解本公开意图囊括对实施例的各种合理改 变，改进和修改。这些改变，改进和修改旨在由本公开提出，并且在本公开的 示例性实施例的精神和范围内。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个 或一个以上的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦 接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存 在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元 件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相 反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″具有″ 和/或″包括″，在此使用时，指明存在所记载的特征、整体、步骤、操作、元 件和/或组件，但并不排除存在或附加一个或一个以上其他特征、整体、步骤、 操作、元件和/或组件。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件， 但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个 元件区分开。因此，在没有脱离本公开的教导的情况下，在一些实施例中的第 一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标 号在整个说明书中表示相同的元件。
此外，通过参考作为理想化的示例性图示的截面图示和/或平面图示来描述 示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同 是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形 状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的 蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是 示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性 实施例的范围。
Claims (12)
1.一种LDMOS器件，其特征在于，包括：
半导体衬底；
位于所述半导体衬底中的阱区和漂移区；
位于所述阱区中的源极区；
位于所述漂移区中的漏极区；以及
位于所述漂移区中并位于所述源极区与所述漏极区之间的掺杂层，
其中，所述阱区、所述掺杂层具有第一导电类型，所述漂移区、所述源极区、所述漏极区具有第二导电类型，所述第一导电类型与所述第二导电类型不同。
2.根据权利要求1所述的LDMOS器件，其特征在于，还包括：
位于所述半导体衬底上的栅极结构，所述栅极结构横跨所述阱区和所述漂移区，所述源极区和所述漏极区分别位于所述栅极结构两侧；以及
硅化物阻挡层，所述硅化物阻挡层覆盖所述漏极区的部分区域、所述掺杂层、所述漂移区的部分区域以及所述栅极结构的部分区域。
3.根据权利要求2所述的LDMOS器件，其特征在于，还包括：
介电层，所述介电层覆盖所述栅极结构的部分区域、所述硅化物阻挡层的部分区域以及所述漏极区的部分区域，所述介电层包括开口，所述开口暴露所述硅化物阻挡层的位于所述栅极结构与所述漏极区之间的部分区域，
其中，所述掺杂层位于所述开口的靠近所述漏极区的一侧。
4.根据权利要求1所述的LDMOS器件，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
5.根据权利要求1所述的LDMOS器件，其特征在于，所述掺杂层的掺杂浓度小于所述漂移区的掺杂浓度。
6.一种LDMOS器件的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底中形成阱区和漂移区；
在所述漂移区中形成第一掺杂层和第二掺杂层；
在所述漂移区中的所述第二掺杂层处形成漏极区以取代所述第二掺杂层；以及
在所述阱区中形成源极区，
其中，所述第一掺杂层位于所述源极区与所述漏极区之间，
其中，所述阱区、所述第一掺杂层、所述第二掺杂层具有第一导电类型，所述漂移区、所述源极区、所述漏极区具有第二导电类型，所述第一导电类型与所述第二导电类型不同。
7.根据权利要求6所述的LDMOS器件的形成方法，其特征在于，还包括：
在所述半导体衬底上形成栅极结构，其中，所述栅极结构横跨所述阱区和所述漂移区，所述源极区和所述漏极区分别位于所述栅极结构两侧；以及
在所述漏极区的部分区域、所述第一掺杂层、所述漂移区的部分区域以及所述栅极结构的部分区域上形成硅化物阻挡层。
8.根据权利要求7所述的LDMOS器件的形成方法，其特征在于，还包括：
在所述栅极结构的部分区域、所述硅化物阻挡层的部分区域以及所述漏极区的部分区域上形成介电层，所述介电层包括接触孔，所述接触孔暴露所述硅化物阻挡层的位于所述栅极结构与所述漏极区之间的部分区域，
其中，所述第一掺杂层位于所述接触孔的靠近所述漏极区的一侧。
9.根据权利要求6所述的LDMOS器件的形成方法，其特征在于，在所述漂移区中形成第一掺杂层和第二掺杂层的步骤包括：
在所述半导体衬底上形成图案化的光刻胶，所述图案化的光刻胶具有开口，所述开口暴露所述漂移区的部分区域；
通过离子植入的方式在所述开口的靠近所述源极区的一侧形成所述第一掺杂层；以及
通过离子植入的方式在所述开口的靠近所述漏极区的一侧形成所述第二掺杂层。
10.根据权利要求10所述的LDMOS器件的形成方法，其特征在于，所述第一掺杂层和所述第二掺杂层均通过倾斜角度离子注入的方式形成于所述漂移区中。
11.根据权利要求6所述的LDMOS器件的形成方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
12.根据权利要求6所述的LDMOS器件的形成方法，其特征在于，所述第一掺杂层的掺杂浓度小于所述漂移区的掺杂浓度。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114464674A (zh) * | 2022-04-11 | 2022-05-10 | 北京芯可鉴科技有限公司 | Ldmosfet器件、制作方法及芯片 |
| WO2023035628A1 (zh) * | 2021-09-09 | 2023-03-16 | 无锡华润上华科技有限公司 | 浮置接触孔的形成方法及半导体器件 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101312211A (zh) * | 2007-05-25 | 2008-11-26 | 东部高科股份有限公司 | 半导体器件及其制造方法 |
| CN104867974A (zh) * | 2014-02-25 | 2015-08-26 | 中芯国际集成电路制造(上海)有限公司 | Ldmos器件及其制作方法 |
| US9184280B2 (en) * | 2013-01-14 | 2015-11-10 | Samsung Electronics Co., Ltd. | Semiconductor device having dual parallel channel structure and method of fabricating the same |
| US20150364598A1 (en) * | 2014-06-12 | 2015-12-17 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor device and fabrication method thereof |
| US20160064552A1 (en) * | 2014-08-26 | 2016-03-03 | Semiconductor Manufacturing International (Shanghai) Corporation | Ldmos transistor and fabrication method thereof |
| CN108155237A (zh) * | 2016-12-05 | 2018-06-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN109860300A (zh) * | 2018-12-27 | 2019-06-07 | 北京顿思集成电路设计有限责任公司 | 半导体器件及其制造方法 |
-
2019
- 2019-07-17 CN CN201910647837.8A patent/CN112242445A/zh active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101312211A (zh) * | 2007-05-25 | 2008-11-26 | 东部高科股份有限公司 | 半导体器件及其制造方法 |
| US9184280B2 (en) * | 2013-01-14 | 2015-11-10 | Samsung Electronics Co., Ltd. | Semiconductor device having dual parallel channel structure and method of fabricating the same |
| CN104867974A (zh) * | 2014-02-25 | 2015-08-26 | 中芯国际集成电路制造(上海)有限公司 | Ldmos器件及其制作方法 |
| US20150364598A1 (en) * | 2014-06-12 | 2015-12-17 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor device and fabrication method thereof |
| CN105448979A (zh) * | 2014-06-12 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 横向双扩散场效应管及其形成方法 |
| US20160064552A1 (en) * | 2014-08-26 | 2016-03-03 | Semiconductor Manufacturing International (Shanghai) Corporation | Ldmos transistor and fabrication method thereof |
| CN108155237A (zh) * | 2016-12-05 | 2018-06-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN109860300A (zh) * | 2018-12-27 | 2019-06-07 | 北京顿思集成电路设计有限责任公司 | 半导体器件及其制造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023035628A1 (zh) * | 2021-09-09 | 2023-03-16 | 无锡华润上华科技有限公司 | 浮置接触孔的形成方法及半导体器件 |
| CN114464674A (zh) * | 2022-04-11 | 2022-05-10 | 北京芯可鉴科技有限公司 | Ldmosfet器件、制作方法及芯片 |
| CN114464674B (zh) * | 2022-04-11 | 2022-06-07 | 北京芯可鉴科技有限公司 | Ldmosfet器件、制作方法及芯片 |
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