CN101312211A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法。该半导体器件包括：形成在衬底上的通道区附近的至少一个漂移区，形成在漂移区中的第一掩埋绝缘层，以及设置在第一掩埋绝缘层与漂移区之间的第一减小表面场区。因此，该半导体器件提供布置在漂移区与第一掩埋绝缘层之间的第一减小表面场区，因此该半导体器件具有以下优点：提高了结集成度，提高了对于采用高操作电压的LDMOS晶体管的适用性，并减小了总体尺寸。

Description

半导体器件及其制造方法
相关申请的交叉参考
本申请基于35U.S.C.要求韩国专利申请第10-2007-0050979号(于2007年5月25日提交)的优先权，将其全部内容结合于此作为参考。
技术领域
本发明涉及半导体器件，更具体地，涉及诸如横向双扩散MOS(lateral double diffused MOS，LDMOS)晶体管的半导体器件及其制造方法。
背景技术
如示例图1A中所示，通常，LDMOS晶体管可以包括形成在高压p型势阱(HPWELL)中的两个n型漂移区(Ndrift)20、22。
如示例图1B中所示，浅沟槽隔离(STI)30、32、34和36可以接着在HPWELL 10和N型漂移区20、22中的预定区域中形成。随后，栅极绝缘膜40和栅极42可以顺序在HPWELL 10上和/或上方形成。
如示例图1C中所示，随后，高浓度n+型源极/漏极扩展区(extension region)50、52可以分别形成在N型漂移区20、22中。此后，通过触点形成工艺，在分别形成于N型漂移区20、22中的源极/漏极扩展区50、52上和/或上方形成触点60、62。
为了提高围绕高电压晶体管中的源极/漏极扩展区50、52的N型漂移区20、22的击穿电压，提供STI 32、34。然而，施加在源极/漏极扩展区50、52之间的通道区(沟道区，channel region)中的电场可以高于施加在N型漂移区20、22与衬底(基板)之间的电场。因此，为了提高源极与漏极之间的击穿电压，栅极42必须具有不小于预定水平的长度。因此，不能获得高度集成的器件。
发明内容
实施例涉及一种诸如横向、双扩散MOS(LDMOS)晶体管的半导体器件及其制造方法。
实施例涉及一种半导体器件及其制造方法，该半导体器件可通过减小在位于漂移区和栅极边缘区内的STI中产生的最大电场来增强结击穿电压(junction breakdown voltage)。
实施例涉及一种半导体器件，该半导体器件可以包括下述部分中的至少一个：至少一个漂移区，形成在衬底上的通道区附近；第一掩埋绝缘层，形成在漂移区中；以及第一减小表面场区(reducedsurface field region)，设置在第一掩埋绝缘层与漂移区之间。
实施例涉及一种用于制造半导体器件的方法，该方法可包括以下步骤中的至少一个：在衬底上的通道区附近形成至少一个漂移区；在漂移区中形成第一沟槽；在第一沟槽的内壁上形成第一减小表面场区；以及在第一沟槽上形成第一掩埋绝缘层，第一沟槽包括了第一掩埋绝缘层。
附图说明
示例图1A至图1C示出了LDMOS晶体管。
示例图2示出了根据实施例的LDMOS晶体管。
示例图3A至图3D示出了根据实施例的用于制造LDMOS晶体管的方法。
示例图4示出了根据实施例的，用于依据各个区域的导电类型来形成第一减小表面场区和第二减小表面场区的方法。
示例图5是示出了依照根据实施例的双结结构的特征变化图。
示例图6示出了根据实施例的，用于依据各个区域的导电类型来形成第一减小表面场区和第二减小表面场区的方法。
具体实施方式
现在将参照附图，对根据本发明优选实施例的半导体器件进行详细地参考。示出了其中半导体器件为横向双扩散MOS(LDMOS)晶体管的一种情况，但是本发明并不限于此。
示例图2示出了一LDMOS晶体管，其可包括高压势阱100和形成在势阱100中的漂移区110、112。本领域的技术人员将容易地理解，参考标号100不仅代表势阱，还代表衬底。减小表面场区(RESURF)130、132、134和136可在势阱100中形成，而掩埋绝缘层140、142、144和146可分别在RESURF 130、132、134和136上面和/或上方形成。栅极绝缘膜150和栅极152可在势阱100上面和/或上方以及漂移区110、112之间形成。源极/漏极扩展区160、162可以在漂移区110、112中形成，而触点170、172可以分别在源极/漏极扩展区160、162上面和/或上方形成。
第一掩埋绝缘层142、144可以分别形成于漂移区110、112中。第一掩埋绝缘层142、144可以分别用来增大漂移区110、112的击穿电压。与第一掩埋绝缘层142、144不同，第二掩埋绝缘层140、146可在势阱100和漂移区110、112中形成并且可用来限定有源区和器件隔离区。可替换地，第二掩埋绝缘层140、146可仅在势阱100的一部分中形成，在势阱100的该部分中不存在漂移区110、112。第一掩埋绝缘层142、144和第二掩埋绝缘层140、146可以是浅沟槽隔离(STI)的形式。
根据实施例，第一减小表面场区132、134可分别在第一掩埋绝缘层142，144与漂移区110、112之间形成。第一减小表面场区132、134减小了存在于源极/漏极扩展区160、162之间的界面上的电场，并且具体地，减小了第一减小表面场区132、134与通道区之间的界面上的电场。这用来增大结的集成度。因此，第一减小表面场区132、134可适于用在需要高操作电压的LDMOS晶体管中，因此，可减小决定LDMOS晶体管尺寸的通道区的长度。第二减小表面场区130、136可在第二掩埋绝缘层140、146与势阱100之间形成。例如，第一减小表面场区132、134和第二减小表面场区130、136可具有不大于的厚度以及1011至1012个离子/cm2的掺杂浓度。
栅极绝缘膜150和栅极152可相继在位于势阱100上面和/或上方的通道区中形成。高浓度源极/漏极扩展区160、162可分别在漂移区110、112中形成。触点170、172可分别在源极/漏极扩展区160、162中形成。源极/漏极扩展区160、162的掺杂浓度可以高于漂移区110、112的掺杂浓度。漂移区110、112的掺杂浓度可以高于第一减小表面场区132、134的掺杂浓度。第一减小表面场区132、134的掺杂浓度可与第二减小表面场区130、136的掺杂浓度相同。
根据实施例，当势阱100形成为p型而漂移区110、112形成为n型时，第一减小表面场区132、134和第二减小表面场区130、136可形成为p型或n型。另一方面，当势阱100形成为n型而漂移区110、112形成为p型时，第一减小表面场区132、134和第二减小表面场区130、136可形成为n型。
在下文中，将参照附图说明根据本发明的用于制造横向双扩散MOS(LDMOS)晶体管的方法。
如示例图3A中所示，可在高压势阱100中形成至少一个漂移区110、112。尽管示例图3A中示出的漂移区110、112的数目是两个，但是本发明并不限于此。
如示例图3B中所示，随后，掩模图案128可通过光刻工艺形成在漂移区110和112以及势阱100的上面和/或上方。随后可使用掩模图案128作为蚀刻掩模来蚀刻漂移区110、112和势阱100，以形成沟槽120、122、124和126。第一沟槽120、124可仅在漂移区110、112中形成，同时第二沟槽122、126可在势阱100和漂移区110、112中形成，以限定有源区和器件隔离区。优选地，第一沟槽120、124分别在漂移区110和112中形成。另一方面，第二沟槽122、126可仅在势阱100的不存在漂移区110、112的一部分中形成。
如示例图3C中所示，随后可将多个杂质离子(掺杂离子，impurity ion)138注入(植入)到通过掩模128而暴露的第一沟槽120、124中，以在第一沟槽120、124的内壁上面和/或上方分别形成第一减小表面场区132、134。还可将杂质离子138注入到第二沟槽122、126中，以在第二沟槽122、126的内壁上面和/或上方分别形成第二减小表面场区130、136。本领域的技术人员将容易地理解，热扩散工艺可以跟随在杂质离子138的注入之后。可替换地，与示例图3C中所示的结构不同，根据实施例，第二减少表面场区130、136可以被排除(excluded)。在这种情况中，掩模必须图案化以使得杂质离子138仅注入到第一沟槽120、124中。
如示例图3D中所示，在第一减小表面场区132、134和第二减小表面场区130、136形成之后，随后可将绝缘材料间隙填充到第一沟槽120、124和第二沟槽122、126中，随后对绝缘材料进行化学机械抛光(CMP)以形成STI形的第一掩埋绝缘层142、144和第二掩埋绝缘层140、146。第一掩埋绝缘层142、144和第二掩埋绝缘层140、146可由O3TEOS或高密度等离子体(HDP)氧化物构成。
随后，可通过在势阱100的通道区的上面和/或上方沉积栅极绝缘材料、在栅极绝缘材料上面和/或上方沉积多晶硅、通过光刻工艺在多晶硅上面和/或上方形成掩模图案、以及使用掩模图案作为蚀刻掩模来蚀刻多晶硅和栅极绝缘材料而形成栅极绝缘膜150和栅极152。
如示例图3D中所示，在栅极绝缘膜150和栅极152形成后，接着可将高浓度的离子分别注入到设置在第一掩埋绝缘膜142，144与第二掩埋绝缘膜140，146之间的漂移区110，112中，以形成如示例图2中所示的源极/漏极扩展区160、162。在源极/漏极扩展区160、162形成后，通过触点成形工艺，触点170、172可分别在源极/漏极扩展区160、162的上面和/或上方形成。
如示例图4中所示，当高压势阱(HPWELL)100A形成为p型，且N型漂移区110A、112A形成为n型时，则可将p型掺杂(杂质)(例如，硼)离子138A注入到沟槽120、122、124和126的内壁中，以形成减小表面场区130A、132A、134A和136A。
示例图5是示出了根据双结结构的特征变化图，在该图中水平轴和垂直轴分别表示泄漏电流(漏电流)和累积概率。泄漏电流的单位为安培(A)而累积概率的单位是百分比(％)。从示例图5中可见，泄漏电流随被注入的杂质离子138(例如，砷(As)、磷(P)或它们的结合)的类型以及杂质离子的浓度而变化。
当高压势阱100A形成为p型而漂移区110A、112A形成为n型时，则可将n型掺杂(例如，砷)离子138A注入到第一沟槽120、124的内壁中，以形成n型减小表面场区130A、132A、134A和136A。因此，每一漂移区110A、112A和第一减少表面场区132A、134A都是n型的，从而形成双结结构。同样地，在LDMOS晶体管具有双结结构的情况中，泄漏电流可以减小，如示例图5中所示。
如示例图6中所示，当高压势阱(HPWELL)100B形成为n型而漂移区110B、112B形成为p型时，则可将n型掺杂(例如，P或As)离子注入到沟槽130B、132B、134B和136B的内壁中，以形成减小表面场区130B、132B、134B和136B。
从前述内容显然可知，根据实施例的半导体器件及其制造方法可提供设置在漂移区与第一掩埋绝缘层之间的第一减小表面场区，因此，具有如下优点。
首先，能够提高包括通用RESURF(LOCOS或STI)区漏极扩展MOS(DEMOS)晶体管(即，LDMOS晶体管)的结集成度。
第二，该半导体器件和方法减少了在漂移区和栅极边缘区内部的掩埋绝缘层中产生的最大电场，从而提高了结击穿电压。因此，该半导体器件及其方法适合于采用高操作电压的LDMOS晶体管。
第三，由于通道区的电场减小，根据实施例的LDMOS晶体管可包括缩短的通道区，因此与其他LDMOS晶体管相比，实现了整体尺寸的减小。
尽管已经参照多个示例性实施例描述了实施例，但应该理解，本领域的技术人员可以设计许多其他的修改和实施例，这些修改和实施例均落在本披露内容的原理的精神和范围内。更特别地，在本披露内容、附图、以及所附权利要求的范围内，可以在主题结合排列的组成部分和/或排列方式方面进行各种修改和改变。除了组成部分和/或排列方面的修改和改变以外，可替换的使用对本领域技术人员来说是显而易见的选择。

Claims (20)

1.一种半导体器件，包括：
漂移区，所述漂移区邻近衬底中的通道区而形成；
第一掩埋绝缘层，所述第一掩埋绝缘层形成在所述漂移区中；以及
第一减小表面场区，所述第一减小表面场区设置在所述第一掩埋绝缘层与所述漂移区之间。
2.根据权利要求1所述的半导体器件，进一步包括：
第二掩埋绝缘层，所述第二掩埋绝缘层形成在限定有源区和器件隔离区的所述衬底中；以及
第二减小表面场区，所述第二减小表面场区设置在所述第二掩埋绝缘层与所述衬底之间。
3.根据权利要求1所述的半导体器件，其中，当所述衬底具有第一导电类型而所述漂移区具有第二导电类型时，所述第一减小表面场区具有所述第一导电类型。
4.根据权利要求1所述的半导体器件，其中，当所述衬底具有第一导电类型而所述漂移区具有第二导电类型时，所述第一减小表面场区具有所述第二导电类型。
5.根据权利要求1所述的半导体器件，其中，所述第一减小表面场区具有1011至1012个离子/cm2的掺杂浓度。
6.根据权利要求1所述的半导体器件，其中，所述第一减小表面场区具有
Figure A2008100983350003C1
的厚度。
7.根据权利要求1所述的半导体器件，其中，所述漂移区的掺杂浓度高于所述第一减小表面场区的所述掺杂浓度。
8.根据权利要求2所述的半导体器件，其中，所述漂移区在形成于所述衬底中的势阱中形成。
9.根据权利要求8所述的半导体器件，其中，所述第二掩埋绝缘层在所述势阱和所述漂移区上方形成。
10.根据权利要求8所述的半导体器件，其中，所述第二掩埋绝缘层在所述势阱中除了所述漂移区之外的一部分中形成。
11.根据权利要求8所述的半导体器件，进一步包括：
栅极，所述栅极形成在所述势阱上的所述通道区中；以及
源极/漏极区，所述源极/漏极区形成在设置在所述第一掩埋绝缘层与所述第二掩埋绝缘层之间的所述漂移区中。
12.一种用于制造半导体器件的方法，包括：
邻近衬底上的通道区而形成漂移区；接着
在所述漂移区中形成第一沟槽；随后
在所述第一沟槽的内壁上形成第一减小表面场区；以及随后
在所述第一沟槽上形成第一掩埋绝缘层，所述第一沟槽包括所述第一掩埋绝缘层。
13.根据权利要求12所述的方法，进一步包括：
在形成所述第一沟槽的过程中，在限定有源区和器件隔离区的所述衬底上形成第二沟槽；以及随后
在所述第二沟槽的内壁上形成第二减小表面场区。
14.根据权利要求12所述的方法，其中，当所述衬底具有第一导电类型而所述漂移区具有第二导电类型时，通过将所述第一导电类型的杂质离子注入到所述第一沟槽的所述内壁中而形成所述第一减小表面场区。
15.根据权利要求12所述的方法，其中，当所述衬底具有第一导电类型而所述漂移区具有第二导电类型时，通过将所述第二导电类型的杂质离子注入到所述第一沟槽的所述内壁中而形成所述第一减小表面场区。
16.根据权利要求12所述的方法，其中，所述第一导电类型是p型，所述第二导电类型是n型，并且所述杂质离子包括砷。
17.根据权利要求13所述的方法，其中，所述漂移区形成于在所述衬底中形成的势阱中。
18.根据权利要求17所述的方法，其中，所述第二沟槽形成于所述势阱和所述漂移区中。
19.根据权利要求17所述的方法，其中，所述第二沟槽形成于所述势阱中除了所述漂移区之外的一部分中。
20.根据权利要求17所述的方法，进一步包括：
在包括所述第二减小表面场区的所述第二沟槽上形成第二掩埋绝缘层；接着
在所述势阱上的所述通道区中形成栅极；以及随后
在所述第一掩埋绝缘层与所述第二掩埋绝缘层之间的所述漂移区中形成源极/漏极区。
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