DE102008024827A1 - Halbleiterbauelement und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Ein Halbleiterbauelement, umfassend mindestens ein Driftgebiet, das in der Nähe eines Kanalgebiets auf einem Substrat ausgebildet ist, eine erste vergrabene Isolierschicht, die in dem Driftgebiet ausgebildet ist, und ein erstes Gebiet mit reduziertem Oberflächenfeld, das zwischen die erste vergrabene Isolierschicht und das Driftgebiet eingefügt ist. Demgemäß stellt das Halbleiterbauelement erste Gebiete mit reduziertem Oberflächenfeld bereit, die zwichen Driftgebieten und ersten vergrabenen Isolierschichten angeordnet sind, so dass es die Vorteile einer verbesserten Sperrschichtintegrität, der Eignung für LDMOS-Transistoren, die eine hohe Betriebsspannung verwenden, und einer reduzierten Gesamtgröße aufweist.

Description

  • Diese Patentanmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nr. 10-2007-0050979 (eingereicht am 25. Mai 2008), die hiermit durch Bezugnahme vollständig aufgenommen wird.
  • TECHNISCHES GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement und spezieller ein Halbleiterbauelement wie einen lateralen doppelt diffundierten MOS-(LDMOS)-Transistor und ein Verfahren zu seiner Herstellung.
  • HINTERGRUND
  • Wie im Beispiel von 1A dargestellt, kann im Allgemeinen ein LDMOS-Transistor zwei n-Typ-Driftgebiete (Ndrifts) 20, 22 enthalten, die in einer p-Typ-Hochvolt-Wanne (HPWELL) 10 ausgebildet sind.
  • Wie im Beispiel von 1B dargestellt, können dann Flachgrabenisolationen (STIs) 30, 32, 34 und 36 in vorbestimmten Gebieten in der HPWELL 10 und in den Ndrifts 22, 22 ausgebildet werden. Eine Gate-Isolierschicht 40 und ein Gate 42 können dann aufeinander folgend auf und/oder über der HPWELL 10 ausgebildet werden.
  • Wie im Beispiel von 1C dargestellt, können dann Source/Drain-Erweiterungsgebiete vom n+-Typ 50, 52 mit hoher Konzentration in den Ndrifts 20 bzw. 22 ausgebildet werden. Danach können durch einen Kontaktausbildungsprozess Kontakte 60, 62 auf und/oder über den Source/Drain-Erweiterungsgebieten 50, 52 ausgebildet werden, die in den Ndrifts 20 bzw. 22 ausgebildet sind.
  • Die STIs 32, 34 werden vorgesehen, um eine Durchbruchspannung der Ndrifts 20, 22 zu verbessern, welche die Source/Drain-Erweiterungsgebiete 50, 52 in den Hochvolt-Transistoren umgeben. Doch ein in einem Kanalgebiet zwischen den Source/Drain-Erweiterungsgebieten 50, 52 angelegtes elektrisches Feld kann höher sein als ein zwischen den Ndrifts 20, 22 und dem Substrat angelegtes elektrisches Feld. Demgemäß muss das Gate 42 eine Länge haben, die nicht geringer ist als ein vorbestimmtes Niveau, um die Durchbruchspannung zwischen der Source und dem Drain zu verbessern. Folglich kann eine hohe Integration der Bauelemente nicht erhalten werden.
  • ZUSAMMENFASSUNG
  • Ausführungsformen betreffen ein Halbleiterbauelement wie einen lateralen doppelt diffundierten MOS-(LDMOS)-Transistor und ein Verfahren zu seiner Herstellung.
  • Ausführungsformen betreffen ein Halbleiterbauelement und ein Verfahren zu seiner Herstellung, die eine Sperrschichtdurchbruchspannung durch Reduzieren eines maximalen elektrischen Felds verbessern können, das in STIs erzeugt wird, die in Driftgebieten und Gate-Randgebieten angesiedelt sind.
  • Ausführungsformen betreffen ein Halbleiterbauelement, das mindestens eines von Folgendem enthalten kann: mindestens ein Driftgebiet, das in der Nähe eines Kanalgebiets auf einem Substrat ausgebildet ist; eine erste vergrabene Isolier schicht, die in dem Driftgebiet ausgebildet ist; und ein erstes Gebiet mit reduziertem Oberflächenfeld, das zwischen die erste vergrabene Isolierschicht und das Driftgebiet eingefügt ist.
  • Ausführungsformen betreffen ein Verfahren zur Herstellung eines Halbleiterbauelements, das mindestens einen der folgenden Schritte umfassen kann: Ausbilden von mindestens einem Driftgebiet in der Nähe eines Kanalgebiets auf einem Substrat; Ausbilden eines ersten Grabens im Driftgebiet; Ausbilden eines ersten Gebiet mit reduziertem Oberflächenfeld auf den Innenwänden des ersten Grabens; und Ausbilden einer ersten vergrabenen Isolierschicht auf dem ersten Graben, der mit der ersten vergrabenen Isolierschicht versehen ist.
  • ZEICHNUNGEN
  • Die Beispiele von 1A bis 1C veranschaulichen einen LDMOS-Transistor.
  • Das Beispiel von 2 veranschaulicht einen LDMOS-Transistor gemäß Ausführungsformen.
  • Die Beispiele von 3A bis 3D veranschaulichen ein Verfahren zur Herstellung eines LDMOS-Transistors gemäß Ausführungsformen.
  • Das Beispiel von 4 veranschaulicht ein Verfahren zum Ausbilden von ersten und zweiten Gebieten mit reduziertem Oberflächenfeld in Abhängigkeit von Leitungstypen der jeweiligen Gebiete gemäß Ausführungsformen.
  • Das Beispiel von 5 ist ein Diagramm, das die Änderung bei den Kennlinien in Übereinstimmung mit Doppelsperrschichtstrukturen gemäß Ausführungsformen darstellt.
  • Das Beispiel von 6 veranschaulicht ein Verfahren zum Ausbilden von ersten und zweiten Gebieten mit reduziertem Oberflächenfeld in Abhängigkeit von Leitungstypen der jeweiligen Gebiete gemäß Ausführungsformen.
  • BESCHREIBUNG
  • Es wird nun im Einzelnen auf das Halbleiterbauelement gemäß bevorzugten Ausführungsformen der vorliegenden Erfindung mit Bezug auf die beigefügten Zeichnungen Bezug genommen. Ein Fall, in dem das Halbleiterbauelement ein lateraler doppelt diffundierter MOS-(LDMOS)-Transistor ist, wird veranschaulicht, doch ist die vorliegende Erfindung nicht darauf beschränkt.
  • Das Beispiel von 2 veranschaulicht einen LDMOS-Transistor, der eine Hochvolt-Wanne 100 und in der Wanne 100 ausgebildete Driftgebiete 110, 112 enthalten kann. Fachleute erkennen ohne Weiteres, dass die Bezugsziffer 100 nicht nur die Wanne repräsentiert, sondern auch das Substrat. Gebiete mit reduziertem Oberflächenfeld (RESURF) 130, 132, 134 und 136 können in der Wanne 100 ausgebildet sein und vergrabene Isolierschichten 140, 142, 144 und 146 können auf und/oder über RESURF 130, 132, 134 bzw. 136 ausgebildet sein. Eine Gate-Isolierschicht 150 und ein Gate 152 können auf und/oder über der Wanne 100 und zwischen den Driftgebieten 110, 112 ausgebildet sein. Source/Drain-Erweiterungsgebiete 160, 162 können in den Driftgebieten 110, 112 ausgebildet sein und Kontakte 170, 172 können auf und/oder über den Source/Drain-Erweiterungsgebieten 160 bzw. 162 ausgebildet sein.
  • Die ersten vergrabenen Isolierschichten 142, 144 können in den Driftgebieten 110 bzw. 112 ausgebildet sein. Die ersten vergrabenen Isolierschichten 142, 144 können dazu dienen, die Durchbruchspannungen der Driftgebiete 110 bzw. 112 zu erhöhen. Anders als die ersten vergrabenen Isolierschichten 142, 144 können zweite vergrabene Isolierschichten 140, 146 in der Wanne 100 und in den Driftgebieten 110, 112 ausgebildet sein und dazu dienen, ein aktives Gebiet und ein Bauelement-Isolationsgebiet festzulegen. Alternativ können die zweiten vergrabenen Isolierschichten 140, 146 nur in einem Bereich der Wanne 100 ausgebildet sein, in dem sich keine Driftgebiete 110, 112 befinden. Die ersten vergrabenen Isolierschichten 142, 144 und die zweiten vergrabenen Isolierschichten 140, 146 können die Form von Flachgrabenisolationen (STIs) haben.
  • Gemäß Ausführungsformen können die ersten Gebiete mit reduziertem Oberflächenfeld 132, 134 zwischen den ersten vergrabenen Isolierschichten 142, 144 und den Driftgebieten 110 bzw. 112 ausgebildet sein. Die ersten Gebiete mit reduziertem Oberflächenfeld 132, 134 verringern ein elektrisches Feld, das auf der Grenzfläche zwischen den Source/Drain-Erweiterungsgebieten 160, 162 und insbesondere auf den Grenzflächen zwischen den ersten Gebieten mit reduziertem Oberflächenfeld 132, 134 und den Kanalgebieten vorhanden ist. Dies dient zum Verbessern der Sperrschichtintegrität. Demgemäß können die ersten Gebiete mit reduziertem Oberflächenfeld 132, 134 zur Verwendung in LDMOS-Transistoren, die eine hohe Betriebsspannung benötigen, geeignet sein und daher die Länge des Kanalgebiets, das die Größe der LDMOS-Transistoren be stimmt, verkürzen. Die zweiten Gebiete mit reduziertem Oberflächenfeld 130, 136 können zwischen den zweiten vergrabenen Isolierschichten 140, 146 und der Wanne 100 ausgebildet sein. Beispielsweise können die ersten Gebiete mit reduziertem Oberflächenfeld 132, 134 und die zweiten Gebiete mit reduziertem Oberflächenfeld 130, 136 eine Dicke von nicht mehr als 500 Å und eine Dotierungskonzentration von 1011 bis 1012 Ionen/cm2 aufweisen.
  • Die Gate-Isolierschicht 150 und das Gate 152 können aufeinander folgend in dem Kanalgebiet auf und/oder über der Wanne 100 ausgebildet werden. Die Source/Drain-Erweiterungsgebiete 160, 162 mit hoher Konzentration können in den Driftgebieten 110 bzw. 112 ausgebildet sein. Die Kontakte 170, 172 können in den Source/Drain-Erweiterungsgebieten 160 bzw. 162 ausgebildet sein. Die Dotierungskonzentrationen der Source/Drain-Erweiterungsgebiete 160, 162 können höher als die der Driftgebiete 110, 112 sein. Die Dotierungskonzentrationen der Driftgebiete 110, 112 können höher als die der ersten Gebiete mit reduziertem Oberflächenfeld 132, 134 sein. Die Dotierungskonzentrationen der ersten Gebiete mit reduziertem Oberflächenfeld 132, 134 können die selben wie die der zweiten Gebiete mit reduziertem Oberflächenfeld 130, 136 sein.
  • Wenn die Wanne 100 als p-Typ und die Driftgebiete 110, 112 als n-Typ ausgebildet sind, können gemäß Ausführungsformen die ersten Gebiete mit reduziertem Oberflächenfeld 132, 134 und die zweiten Gebiete mit reduziertem Oberflächenfeld 130, 136 entweder als p-Typ oder als n-Typ ausgebildet sein. Wenn andererseits die Wanne 100 als n-Typ und die Driftgebiete 110, 112 als p-Typ ausgebildet sind, können die ersten Gebiete mit reduziertem Oberflächenfeld 132, 134 und die zweiten Gebiete mit reduziertem Oberflächenfeld 130, 136 als n-Typ ausgebildet sein.
  • Nachstehend wird ein Verfahren zur Herstellung eines lateralen doppelt diffundierten MOS-(LDMOS)-Transistors gemäß der vorliegenden Erfindung mit Bezug auf die beigefügten Zeichnungen erläutert.
  • Wie im Beispiel von 3A dargestellt, kann mindestens ein Driftgebiet 110, 112 in der Hochvolt-Wanne 100 ausgebildet werden. Obwohl die im Beispiel von 3A dargestellte Anzahl von Driftgebieten 110, 112 zwei beträgt, ist die vorliegende Erfindung nicht darauf eingeschränkt.
  • Wie im Beispiel von 3B dargestellt, können dann Maskenstrukturen 128 durch einen photolithographischen Prozess auf und/oder über den Driftgebieten 110 und 112 und der Wanne 100 ausgebildet werden. Die Driftgebiete 110, 112 und die Wanne 100 können dann unter Verwendung der Maskenstrukturen 128 als Ätzmasken geätzt werden, um Gräben 120, 122, 124 und 126 auszubilden. Erste Gräben 120, 124 können nur in den Driftgebieten 110, 112 ausgebildet werden, während zweite Gräben 122, 126 in der Wanne 100 und in den Driftgebieten 110, 112 ausgebildet werden können, um ein aktives Gebiet und ein Bauelement-Isolationsgebiet festzulegen. Bevorzugt werden die ersten Gräben 120, 124 in den Driftgebieten 110 bzw. 112 ausgebildet. Andererseits können die zweiten Gräben 122, 126 nur in einem Bereich der Wanne 100 ausgebildet werden, in dem sich keine Driftgebiete 110, 112 befinden.
  • Wie im Beispiel von 3C dargestellt, kann dann eine Vielzahl von Fremdionen 138 in die durch die Masken 128 freige legten ersten Gräben 120, 124 implantiert werden, um erste Gebiete mit reduziertem Oberflächenfeld 132, 134 auf und/oder über den Innenwänden der ersten Gräben 120 bzw. 124 auszubilden. Die Fremdionen 138 können auch in die zweiten Gräben 122, 126 implantiert werden, um zweite Gebiete mit reduziertem Oberflächenfeld 130, 136 auf und/oder über den Innenwänden der zweiten Gräben 122 bzw. 126 auszubilden. Fachleute erkennen ohne Weiteres, dass auf die Implantation der Fremdionen 138 ein Thermodiffusionsprozess folgen kann. Alternativ können gemäß Ausführungsformen die zweiten Gebiete mit reduziertem Oberflächenfeld 130, 136 im Gegensatz zu der im Beispiel von 3C dargestellten Struktur weggelassen werden. In diesem Fall müssen die Masken so strukturiert werden, dass die Fremdionen 138 nur in die ersten Gräben 120, 124 implantiert werden können.
  • Wie im Beispiel von 3D dargestellt, können nach dem Ausbilden der ersten Gebiete mit reduziertem Oberflächenfeld 132, 134 und der zweiten Gebiete mit reduziertem Oberflächenfeld 130, 136 Isoliermaterialien in die ersten Gräben 120, 124 und die zweiten Gräben 122, 126 gefüllt und dann chemisch-mechanischem Polieren (CMP) unterzogen werden, um STI-förmige erste vergrabene Isolierschichten 142, 144 und zweite vergrabene Isolierschichten 140, 146 auszubilden. Die ersten vergrabenen Isolierschichten 142, 144 und die zweiten vergrabenen Isolierschichten 140, 146 können aus O3-TEOS oder aus einem Hochdichteplasma-(HPD)-Oxid gebildet sein.
  • Dann können eine Gate-Isolierschicht 150 und ein Gate 152 durch Abscheiden eines Gate-Isoliermaterials auf und/oder über dem Kanalgebiet der Wanne 100, Abscheiden von Polysilizium auf und/oder über dem Gate-Isoliermaterial, Ausbilden von Maskenstrukturen auf und/oder über dem Polysilizium durch einen photolithographischen Prozess und Ätzen des Polysiliziums und des Gate-Isoliermaterials unter Verwendung der Maskenstrukturen als Ätzmasken ausgebildet werden.
  • Wie im Beispiel von 3D dargestellt, können nach dem Ausbilden der Gate-Isolierschicht 150 und des Gates 152 hochkonzentrierte Ionen in die Driftgebiete 110, 112 implantiert werden, die zwischen die ersten vergrabenen Isolierschichten 142, 144 bzw. die zweiten vergrabenen Isolierschichten 140, 146 eingefügt sind, um Source/Drain-Erweiterungsgebiete 160, 162 auszubilden, wie es im Beispiel von 2 dargestellt ist. Nach dem Ausbilden der Source/Drain-Erweiterungsgebiete 160, 162 können Kontakte 170, 172 durch einen Kontaktausbildungsprozess auf und/oder über den Source/Drain-Erweiterungsgebieten 160 bzw. 162 ausgebildet werden.
  • Wie im Beispiel von 4 dargestellt, können, wenn die Hochvolt-Wanne (HPWELL) 100A als p-Typ ausgebildet ist und die Ndrifts 110A, 112A als n-Typ ausgebildet sind, p-Typ-Fremdionen 138A (z. B. Bor) in die Innenwände der Gräben 120, 122, 124 und 126 implantiert werden, um die Gebiete mit reduziertem Oberflächenfeld 130A, 132A, 134A und 136A auszubilden.
  • Das Beispiel von 5 ist ein Diagramm, das die Änderung bei den Kennlinien in Übereinstimmung mit einer Doppelsperrschichtstruktur darstellt und in dem eine waagrechte Achse und eine senkrechte Achse einen Leckstrom bzw. eine kumulative Wahrscheinlichkeit repräsentieren. Die Einheit für den Leckstrom ist Ampere (A) und die Einheit für die kumulative Wahrscheinlichkeit ist Prozent (%). Aus dem Beispiel von 5 kann man ersehen, dass der Leckstrom in Abhängigkeit vom Typ der Fremdionen 138 (z. B. Arsen (As), Phosphor (P) oder eine Kombination davon), die implantiert werden, und von der Konzentration der Fremdionen variiert.
  • Wenn die Hochvolt-Wanne 100A als p-Typ ausgebildet ist und die Driftgebiete 110A, 112A als n-Typ ausgebildet sind, können n-Typ-Fremdionen 138A (z. B. Arsen) in die Innenwände der ersten Gräben 120, 124 implantiert werden, um n-Typ-Gebiete mit reduziertem Oberflächenfeld 130A, 132A, 134A und 136A auszubilden. Demgemäß sind alle Driftgebiete 110A, 112A und Gebiete mit reduziertem Oberflächenfeld 132A, 134A vom n-Typ und bilden daher eine Doppelsperrschichtstruktur. Im Grunde genommen kann in dem Fall, in dem der LDMOS-Transistor die Doppelsperrschichtstruktur hat, der Leckstrom vermindert werden, wie es im Beispiel von 5 dargestellt ist.
  • Wie im Beispiel von 6 dargestellt, können, wenn die Hochvolt-Wanne (HNWELL) 1003 als n-Typ ausgebildet ist und die Driftgebiete 110B, 1123 als p-Typ ausgebildet sind, n-Typ-Fremdionen (z. B. P oder As) in die Innenwände der Gräben 130B, 132B, 134B und 136B implantiert werden, um die Gebiete mit reduziertem Oberflächenfeld 130B, 132B, 134B und 136B auszubilden.
  • Wie aus dem Vorstehenden ersichtlich, können das Halbleiterbauelement und das Verfahren zu seiner Herstellung gemäß Ausführungsformen erste Gebiete mit reduziertem Oberflächenfeld bereitstellen, die zwischen Driftgebieten und ersten vergrabenen Isolierschichten vorgesehen sind, und weisen daher die folgenden Vorteile auf.
  • Erstens ist es möglich, die Sperrschichtintegrität von MOS-(DEMOS)-Transistoren mit Drain-Erweiterung, die übliche RESURF-Gebiete (LOCOS oder STI) enthalten, d. h. LDMOS-Transistoren, zu verbessern.
  • Zweitens reduzieren das Halbleiterbauelement und das Verfahren ein maximales elektrisches Feld, das in vergrabenen Isolierschichten innerhalb von Driftgebieten und Gate-Randgebieten erzeugt wird, und verbessern dadurch die Sperrschichtdurchbruchspannung. Demgemäß eignen sich das Halbleiterbauelement und das Verfahren desselben für LDMOS-Transistoren, die eine hohe Betriebsspannung verwenden.
  • Drittens kann der LDMOS-Transistor gemäß Ausführungsformen wegen eines reduzierten elektrischen Felds des Kanalgebiets ein verkürztes Kanalgebiet enthalten und so eine Reduzierung der Gesamtgröße im Vergleich zu anderen LDMOS-Transistoren realisieren.
  • Obwohl Ausführungen mit Bezug auf eine Anzahl erläuternder Ausführungsbeispiele beschrieben wurden, sei bemerkt, dass zahlreiche weitere Abwandlungen und Ausführungen durch Fachleute entworfen werden können, welche unter Prinzip und Umfang der vorliegenden Offenbarung fallen. Insbesondere sind verschiedene Änderungen und Abwandlungen der Bauteile und/oder der Anordnungen der fraglichen Kombinationsanordnung innerhalb des Umfangs der Offenbarung, der Zeichnungen und der beigefügten Ansprüche möglich. Zusätzlich zu Änderungen und Abwandlungen der Bauteile und/oder der Anordnungen sind alternative Verwendungen gleichfalls für Fachleute ersichtlich.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - KR 100-2007-0050979 [0001]

Claims (20)

  1. Halbleiterbauelement, umfassend: ein Driftgebiet, das angrenzend an ein Kanalgebiet in einem Substrat ausgebildet ist; eine erste vergrabene Isolierschicht, die in dem Driftgebiet ausgebildet ist; und ein erstes Gebiet mit reduziertem Oberflächenfeld, das zwischen die erste vergrabene Isolierschicht und das Driftgebiet eingefügt ist.
  2. Halbleiterbauelement nach Anspruch 1, ferner umfassend: eine zweite vergrabene Isolierschicht, die in dem Substrat ausgebildet ist und ein aktives Gebiet und ein Bauelement-Isolationsgebiet festlegt; und ein zweites Gebiet mit reduziertem Oberflächenfeld, das zwischen die zweite vergrabene Isolierschicht und das Substrat eingefügt ist.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, bei dem das erste Gebiet mit reduziertem Oberflächenfeld, wenn das Substrat einen ersten Leitungstyp aufweist und das Driftgebiet einen zweiten Leitungstyp aufweist, den ersten Leitungstyp aufweist.
  4. Halbleiterbauelement nach Anspruch 1 oder 2, bei dem das erste Gebiet mit reduziertem Oberflächenfeld, wenn das Substrat einen ersten Leitungstyp aufweist und das Driftgebiet einen zweiten Leitungstyp aufweist, den zweiten Leitungstyp aufweist.
  5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, bei dem das erste Gebiet mit reduziertem Oberflächenfeld eine Dotierungskonzentration von 1011 bis 1012 Ionen/cm2 aufweist.
  6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, bei dem das erste Gebiet mit reduziertem Oberflächenfeld eine Dicke von 500 Å aufweist.
  7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, bei dem die Dotierungskonzentration des Driftgebiets höher als die Dotierungskonzentration des ersten Gebiets mit reduziertem Oberflächenfeld ist.
  8. Halbleiterbauelement nach Anspruch 1 oder 2, bei dem das Driftgebiet in einer im Substrat ausgebildeten Wanne ausgebildet ist.
  9. Halbleiterbauelement nach Anspruch 8, bei dem die zweite vergrabene Isolierschicht über der Wanne und dem Driftgebiet ausgebildet ist.
  10. Halbleiterbauelement nach Anspruch 8, bei dem die zweite vergrabene Isolierschicht in einem vom Driftgebiet verschiedenen Bereich der Wanne ausgebildet ist.
  11. Halbleiterbauelement nach einem der Ansprüche 8 bis 10, ferner umfassend: ein Gate, das im Kanalgebiet auf der Wanne ausgebildet ist; und ein Source/Drain-Gebiet, das in dem Driftgebiet ausgebildet ist, das zwischen die erste vergrabene Isolierschicht und die zweite vergrabene Isolierschicht eingefügt ist.
  12. Verfahren zur Herstellung eines Halbleiterbauelements, umfassend: Ausbilden eines an ein Kanalgebiet angrenzenden Driftgebiets auf einem Substrat; und dann Ausbilden eines ersten Grabens im Driftgebiet; und dann Ausbilden eines ersten Gebiets mit reduziertem Oberflächenfeld auf der Innenwand des ersten Grabens; und dann Ausbilden einer ersten vergrabenen Isolierschicht auf dem ersten Graben, der die erste vergrabene Isolierschicht enthält.
  13. Verfahren nach Anspruch 12, ferner umfassend: Ausbilden während des Ausbildens des ersten Grabens eines zweiten Grabens auf dem Substrat, der ein aktives Gebiet und ein Bauelement-Isolationsgebiet festlegt; und dann Ausbilden eines zweiten Gebiets mit reduziertem Oberflächenfeld auf den Innenwänden des zweiten Grabens.
  14. Verfahren nach Anspruch 12 oder 13, bei dem das erste Gebiet mit reduziertem Oberflächenfeld, wenn das Substrat einen ersten Leitungstyp aufweist und das Driftgebiet einen zweiten Leitungstyp aufweist, durch Implantieren von Fremdionen des ersten Leitungstyps in die Innenwände des ersten Grabens ausgebildet wird.
  15. Verfahren nach Anspruch 12 oder 13, bei dem das erste Gebiet mit reduziertem Oberflächenfeld, wenn das Substrat einen ersten Leitungstyp aufweist und das Driftgebiet einen zweiten Leitungstyp aufweist, durch Implantieren von Fremdionen des zweiten Leitungstyps in die Innenwände des ersten Grabens ausgebildet wird.
  16. Verfahren nach einem der Ansprüche 12 bis 15, bei dem der erste Leitungstyp ein p-Typ ist, der zweite Leitungstyp ein n-Typ ist und die Fremdionen Arsen umfassen.
  17. Verfahren nach Anspruch 12 oder 13, bei dem das Driftgebiet in einer im Substrat ausgebildeten Wanne ausgebildet wird.
  18. Verfahren nach Anspruch 17, bei dem der zweite Graben in der Wanne und im Driftgebiet ausgebildet wird.
  19. Verfahren nach Anspruch 17, bei dem der zweite Graben in einem vom Driftgebiet verschiedenen Bereich der Wanne ausgebildet wird.
  20. Verfahren nach einem der Ansprüche 17 bis 19, ferner umfassend: Ausbilden einer zweiten vergrabenen Isolierschicht auf dem zweiten Graben, der das zweite Gebiet mit reduziertem Oberflächenfeld enthält; und dann Ausbilden eines Gates im Kanalgebiet auf der Wanne; und dann Ausbilden eines Source/Drain-Gebiets im Driftgebiet zwischen der ersten vergrabenen Isolierschicht und der zweiten vergrabenen Isolierschicht.
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