DE102005047058B4 - Herstellungsverfahren für einen Graben-Transistor und entsprechender Graben-Transistor - Google Patents

Herstellungsverfahren für einen Graben-Transistor und entsprechender Graben-Transistor Download PDF

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Abstract

Herstellungsverfahren für einen Graben-Transistor mit folgenden Schritten:
Bereitstellen eines Halbleitersubstrats (1) eines ersten Leitungstyps;
Bilden eines Grabens (5) in dem Substrat (1);
Bilden eines Gatedielektrikums (20) auf dem Substrat (1) in dem Graben (5);
Vorsehen einer ersten leitenden Füllung (30') in dem Graben (5) als Gateelektrode (30) auf dem Gatedielektrikum (20);
Bilden erster Source- und Drain-Bereiche (4) durch Einführen von Verunreinigungen eines zweiten Leitungstyps in die Oberfläche des Substrats (1) neben dem Graben (5);
Rückätzen der ersten leitenden Füllung (30') in dem Graben (5) bis in eine Tiefe unterhalb der ersten Source- und Drain-Bereiche (4);
Bilden zweiter Source- und Drain-Bereiche (4') durch Einführen von Verunreinigungen eines zweiten Leitungstyps in die Oberfläche des Substrats (1) in dem Graben (5), wobei die zweiten Source- und Drain-Bereiche (4') an die ersten Source- und Drain-Bereiche (4) angrenzen und in eine Tiefe bis mindestens zur rückgeätzten ersten leitenden...

Description

  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für einen Graben-Transistor und einen entsprechenden Graben-Transistor.
  • Aus der US 2003/0119264 A1 ist ein Grabentransistor bekannt, welcher aufweist: ein Halbleitersubstrat eines ersten Leitungstyps, einen Graben in dem Substrat, ein Gatedieelektrikum auf dem Substrat im Graben, eine leitende Füllung in dem Graben als Gateelektrode auf dem Gatedieelektrikum, erste Source- und Drain-Bereiche in der Oberfläche des Substrats neben dem Graben, wobei die leitende Füllung in dem Graben sich bis in eine Tiefe unterhalb der ersten Source- und Drain-Bereiche erstreckt, zweite Source- und Drain-Bereiche angrenzend zur Oberfläche des Substrats in dem Graben, wobei die zweiten Source- und Drain-Bereiche an die ersten Source- und Drain-Bereiche angrenzen und in eine Tiefe bis mindestens zur leitenden Füllung reichen, sowie einen Isolationsspacer.
  • Obwohl prinzipiell auf beliebige integrierte Schaltungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegenden Probleme bezüglich integrierter Speicherschaltungen in Siliziumtechnologie erläutert werden.
  • Aus der US 2005/0042833 A1 ist ein Verfahren zum Herstellen einer integrierten Schaltungsvorrichtung mit einem Graben-Transistor bekannt. Das bekannte Verfahren weist folgende Schritte auf: Definieren eines aktiven Bereichs durch Bilden eines Graben-Deviceisolationsbereichs auf einem integrierten Schaltungssubstrat; Bilden eines Maskenmusters auf dem integrierten Schaltungssubstrat, welches einen Kanalunterbereich des aktiven Bereichs und den Graben-Deviceisolationsbereichs neben dem Kanalunterbereich freilegt; Ätzen des Graben-Deviceisolationsbereichs, der durch das Maskenmuster freigelegt ist zum Bilden einer Vertiefung bis zu einer ersten Tiefe unter Verwendung des ersten Maskenmusters als Ätzmaske; Ätzen des Kanalunterbereichs zum Bilden eines Gate-Grabens mit einer zweiten Tiefe, die tiefer als die erste Tiefe ist, unter Verwendung des Maskenmusters als Ätzmaske; und Bilden eines versenkten Gates, welches den Gate-Graben füllt.
  • Probleme bei derartigen Graben-Transistoren werden verursacht durch den Überlapp des vertikalen Gates mit den hochdotierten Source/Drain-Bereichen. Dieser Überlapp verursacht hohe elektrische Felder, welche Leckströme im ausgeschalteten Zustand des Transistors verursachen. Ausserdem wirken sich Tiefen- bzw. Recessschwankungen stark auf den Strom im eingeschalte ten Zustand aus, da der Transistoranschluss schlecht wird, falls die Source-/Drain-Dotiergebiete nicht mehr unter das Gate reichen.
  • Die der vorliegenden Erfindung zugrunde liegende Aufgabe liegt in der Bereitstellung eines verbesserten Herstellungsverfahrens für einen Graben-Transistor und eines entsprechenden Transistors, der eine exzellente Skalierbarkeit und ein robustes Herstellungsverfahren aufweist.
  • Gemäß der vorliegenden Erfindung wird diese Aufgabe durch das Herstellungsverfahren nach Anspruch 1 bzw. dementsprechenden Graben-Transistor gemäß Anspruch 8 gelöst.
  • Die vorliegende Erfindung verwendet vozugsweise eine selbstjustierte Implantation zum Vorsehen von Source-/Drain-Dotiergebieten der toleranzbehafteten Graben-Geometrie.
  • In den abhängigen Ansprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des Herstellungsverfahrens nach Anspruch 1 bzw. des entsprechenden Graben-Transistors nach Anspruch 8.
  • Gemäß einer bevorzugten Ausführungsform erfolgt das Bilden zweiter Source- und Drain-Bereiche durch einen Implantationsschritt, wobei die rückgeätzte erste leitende Füllung als Maske dient. Dies sorgt für eine selbstausgerichtete Anordnung.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird ein dotierter Isolationsspacer gebildet, wobei das Bilden zweiter Source- und Drain-Bereiche durch Diffusionsschritt erfolgt und wobei eine Ausdiffusion des Dotierstoffs aus dem dotierter Isolationsspacer in das Halbleitersubstrat erfolgt. Dies sorgt ebenfalls für eine selbstausgerichtete Anordnung.
  • Gemäß einer weiteren bevorzugten Ausführungsform erfolgt vor dem Vorsehen der ersten leitenden Füllung in dem Graben ein Implantationsschritt, wobei durch Implantieren von Verunreinigungen des ersten Leitungstyps ein unter dem Boden des Grabens liegender Dotierbereich mit lokal erhöhter Dotierung im Halbleitersubstrat gebildet wird. Dies ermöglicht die Verhinderung von ungewollten Punchthroughs (Durchbrüchen).
  • Gemäß einer weiteren bevorzugten Ausführungsform erfolgt nach dem Vorsehen der ersten leitenden Füllung in dem Graben ein Implantationsschritt, wobei durch Implantieren von Verunreinigungen des ersten Leitungstyps unter Verwendung einer Maske ein neben dem Graben liegender Dotierbereich mit lokal erhöhter Dotierung im Halbleitersubstrat gebildet wird. Dies ermöglicht ebenfalls die Verhinderung von ungewollten Punchthroughs.
  • Gemäß einer weiteren bevorzugten Ausführungsform erfolgt nach dem Bilden des Isolationsspacers ein Implantationsschritt, wobei durch Implantieren von Verunreinigungen des ersten Leitungstyps in die ersten Source- und Drain-Bereiche unter Verwendung des Isolationsspacers als Maske ein an den Isolationsspacer angrenzender Gegendotierbereich in den ersten Source- und Drain-Bereichen gebildet wird. Dies ermöglicht die Verhinderung ungewollter Feldstärkespitzen an diesen Orten.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird ein Bildungsbereich des Graben-Transistors von mit einem Isolationsmaterial gefüllten Isolationsgräben umgeben.
  • Bevorzugte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden in der folgenden Beschreibung erläutert.
  • In den Figuren zeigen:
  • 1 eine schematische planare Ansicht der geometrischen Anordnung eines Graben-Transistors als erste Ausführungsform der vorliegenden Erfindung;
  • 1A, B–7A, B jeweils zwei verschiedene schematische Querschnitte entlang der Linien A-A' bzw. B-B' von 1 eines Herstellungsverfahrens für einen Graben-Transistor und eines entsprechenden Graben-Transistors als erste Ausführungsform der vorliegenden Erfindung;
  • 8A, B zwei verschiedene schematische Querschnitte entlang der Linien A-A' bzw. B-B' von 1 eines Herstellungsverfahrens für einen Graben-Transistor und eines entsprechenden Graben-Transistors als zweite Ausführungsform der vorliegenden Erfindung;
  • 9A, B zwei verschiedene schematische Querschnitte entlang der Linien A-A' bzw. B-B' von 1 eines Herstellungsverfahrens für einen Graben-Transistor und eines entsprechenden Graben-Transistors als dritte Ausführungsform der vorliegenden Erfindung;
  • 10A, B zwei verschiedene schematische Querschnitte entlang der Linien A-A' bzw. B-B' von 1 eines Herstellungsverfahrens für einen Graben-Transistor und eines entsprechenden Graben-Transistors als vierte Ausführungsform der vorliegenden Erfindung; und
  • 11A, B zwei verschiedene schematische Querschnitte entlang der Linien A-A' bzw. B-B' von 1 eines Herstellungsverfahrens für einen Graben-Transistor und eines entsprechenden Graben-Transistors als fünfte Ausführungsform der vorliegenden Erfindung.
  • In den Figuren bezeichnen identische Bezugszeichen identische oder funktionell äquivalente Komponenten.
  • 1 zeigt eine schematische ebene Ansicht der geometrischen Anordnung eines Graben-Transistors als erste Ausführungsform der vorliegenden Erfindung, und 1A, B zeigen zwei verschiedene schematische Querschnitte entlang der Linien A-A' bzw. B-B' von 1.
  • In 1 bezeichnet Bezugszeichen 1 ein Halbleitersubstrat mit einer Nitridopferschicht 3 auf seiner Oberfläche und mit Isolationsgräben IT' neben einem Bildungsbereich RT für den Graben-Transistor, wobei die Isolationsgräben IT' mit SiO2 als Isolationsmaterial gefüllt sind, das sich bis zur oberen Oberfläche des Substrats 1 erstreckt. Insbesondere kann solch eine Anordnung durch einen CMP-Prozess (CMP = Chemical Mechanical Polishing) erhalten werden. Weiter mit Bezug auf 1A, B sind Source-/Draingebieten 4 in der Oberfläche des Halbleitersubstrats 1 z. B. durch einen Implantationsschritt gebildet.
  • Danach wird eine Öffnung 3a der Maskenschicht in der Maskenschicht 3 gebildet, welche sich in der Richtung B-B' erstreckt und das Substrat 1 im Mittelbereich des Bildungsbereichs RT freilegt. Die Öffnung 3a definiert die Lage eines Grabens 5, welcher in dem folgenden Schritt in dem Substrat 1 zu ätzen ist.
  • 1A, B bis 7A, B zeigen die zwei verschiedenen schematischen Querschnitte entlang der Linien A-A' bzw. B-B' von 1 eines Herstellungsverfahrens für einen Graben-Transistor und eines entsprechenden Graben-Transistors als erster Ausführungsform der vorliegenden Erfindung, welche von 1A, B ausgeht.
  • Im anschließenden Prozessschritt, der in 2A, B dargestellt ist, wird der Graben 5 des Graben-Transistor durch einen Trockenätzprozess gebildet. Bezugszeichen U bezeichnet den Boden des Grabens 5. Der Trockenätzprozess ist ein selektiver Ätzprozess, der das Silizium mit hoher Selektivität bezüglich der Maskenschicht 3, die in diesem Schritt als Hartmaske fungiert, ätzt.
  • Im nächsten Prozessschritt, der in den 3A, B dargestellt ist, wird eine Nassätzung zum Entfernen eines Teils des Siliziumoxids der Isolationsgräben IT' neben dem Graben 5 in der Richtung B-B' durchgeführt, wie deutlich aus 3B ersichtlich. Dieser Nassätzschritt ätzt das Siliziumoxid mit hoher Selektivität bezüglich des Siliziums des Siliziumsubstrats 1. In diesem Nassätzschritt wird der Graben 5 in der Richtung B-B' gebildet, und Unterätzbereiche 5a werden entlang der Richtung B-B' geschaffen, welche unterhalb des Bodens U des Grabens 5 liegen und welche neben dem Graben 5 liegen. Durch Vorsehen dieser Unterätzbereiche 5a ist die Kontrolle des Gates über dem Kanalbereich durch die Tri-Gate-Anordnung verbessert, da das Gate bis unter die Kanten am Boden U ausgedehnt werden kann.
  • Daraufhin wird, wie in 4A, B gezeigt, ein Gatedielektrikum 20 aus Siliziumdioxid auf dem Substrat 1 in dem Graben 5 gebildet. Dann werden der Graben 5 und die benachbarten Unterätzbereiche 5a in den Isolationsgräben IT' mit der Gateelektrode 30' aus einer leitenden Polysiliziumfüllung gefüllt, und zwar vorzugsweise in einem Abscheide- und einem folgenden CMP-Prozessschritt, wobei die Maskenschicht 3 als Polierstopp dient. Die Gateelektrode 30' aus Polysilizium erstreckt sich dann bis zur Oberfläche der Maskenschicht 3.
  • Wie in 5A, B dargestellt, wird dann die Gateelektrode 30' innerhalb des Grabens 5 bis unterhalb der Tiefe der Source-/Draingebiete 4 unter Verwendung der Maskenschicht 3 als Maske zurückgeätzt.
  • Mit Bezug auf 6A, B wird die Maskenschicht 3 entfernt. In einem anschließenden Prozessschritt erfolgt das Vorsehen gering dotierter Source-/Draingebiete 4' (LDD) im Halbleitersubstrat 1 an den Wänden des Grabens oberhalb der zurückgeätzten Gate-Elektrode 30'. Diese Implantation I ist ebenfalls selbstjustiert und sorgt für einen guten Anschluss des Kanalgebiets unterhalb der Gate-Elektrode 30' an die Source-/Draingebiete 4, 4'.
  • In einem darauf folgenden Prozessschritt, der in 7A, B dargestellt ist, wird dann an den Grabenwänden oberhalb der zurückgeätzten Gate-Elektrode 30' ein Isolationsspacer 25 aus Siliziumoxid gebildet. Im Anschluss daran erfolgt ein Abscheiden und Zurückpolieren einer leitenden Polysilizium-Schicht 30'' zum Bilden eines oberen Bereichs der Gateelektrode.
  • Damit ist der Graben-Transistor gemäß der ersten Ausführungsform fertiggestellt. In weiteren nicht dargestellten Prozessschritten erfolgt dann der Anschluss der Source-/Draingebiete 4 bzw. der Gate-Elektrode 30', 30'' an weitere (hier nicht dargestellte) Schaltungskomponenten.
  • 8A, B sind zwei verschiedene schematische Querschnitte entlang der Linien A-A' bzw. B-B' von 1 eines Herstellungsverfahrens für einen Graben-Transistor und eines entsprechenden Graben-Transistors als zweite Ausführungsform der vorliegenden Erfindung.
  • Bei der zweiten Ausführungsform gemäß 8A, B erfolgt die Dotierung der Source-/Draingebiete 4' nicht durch eine schrä ge Implantation, sondern durch Vorsehen eines dotierten Siliziumoxidspacers 25' und eine anschließende Ausdiffusion aus dem dotierten Siliziumoxidspacer 25'.
  • 9A, B sind zwei verschiedene schematische Querschnitte entlang der Linien A-A' bzw. B-B' von 1 eines Herstellungsverfahrens für einen Graben-Transistor und eines entsprechenden Graben-Transistors als dritte Ausführungsform der vorliegenden Erfindung.
  • Bei der dritten Ausführungsform gemäß 9A, B erfolgt vor bzw. nach dem Bilden des Gatedielektrikums 20 und vor dem Bilden der Gateelektrode im Graben 5 eine Implantation I' zum Bilden eines Dotierungsbereichs 50 unterhalb des Bodens U des Grabens 5 als Anti-Punchthrough-Bereich. Somit lassen sich tief gelegene Punchthrough-Pfade unterdrücken. Diese Implantation schafft eine Kanaldotierung, die unabhängig ist von der Tiefe des Grabens 5 und kann selbstverständlich auch schräg durchgeführt werden, um einen größeren Abstand zur Node-Seite im Falle der Verwendung in einer DRAM-Halbleiterspeicherschaltung zu erreichen.
  • 10A, B sind zwei verschiedene schematische Querschnitte entlang der Linien A-A' bzw. B-B' von 1 eines Herstellungsverfahrens für einen Graben-Transistor und eines entsprechenden Graben-Transistors als vierte Ausführungsform der vorliegenden Erfindung.
  • Bei der in 10A, B vierten Ausführungsform der vorliegenden Erfindung wird eine sehr flache Schrägimplantation I'' zur Bildung oberflächlich schwach gegendotierten Source-/Draingebiete 4'' durchgeführt, also ein lateraler Dotiergradienten der Source-/Draingebiete 4 geschaffen, um die dort entstehenden hohen elektrischen Felder abzuschwächen. Diese Implantation I'' erfolgt zweckmäßigerweise nach Bilden des inneren Isolationsspacers 25 unter Verwendung desselben als Maske.
  • 11A, B sind zwei verschiedene schematische Querschnitte entlang der Linien A-A' bzw. B-B' von 1 eines Herstellungsverfahrens für einen Graben-Transistor und eines entsprechenden Graben-Transistors als fünfte Ausführungsform der vorliegenden Erfindung.
  • Bei der in 11A, B gezeigten fünften Ausführungsform wird nach dem Auffüllen des Grabens 5 mit dem oberen Teil 30'' der Gate-Elektrode aus Polysilizium eine Photolackmasse 75 aufgebracht, wonach eine Implantation I''' erfolgt, um einen asymmetrisch gelegenen Dotierbereich 50' im Halbleitersubstrat 1 zu erzeugen, der als Anti-Punchthrough-Bereich fungiert.
  • Obwohl die vorliegende Erfindung bezüglich bevorzugter Ausführungsformen beschrieben worden ist, ist sie darauf nicht beschränkt, sondern kann auf verschiedene Weisen modifiziert werden, welche dem Fachmann klar erscheinen.
  • Insbesondere ist die Auswahl der Materialien nur ein Beispiel und kann mannigfaltig variiert werden.
  • Bei den hier gezeigten Ausführungsformen sind beide Seiten des Graben-Transistors hinsichtlich der Source-Draingebiete 4' gleich stark dotiert. Dies ist jedoch nicht unbedingt notwendig, vielmehr können die beiden Seiten im Falle der Verwendung in einer Speicherschaltung unterschiedlich hoch dotiert werden, sodass Bitleitungs-Seiten bzw. Node-Seiten unterschiedlich hohe Dotierungen aufweisen.
  • Selbstverständlich ist die Erfindung sowohl für Stack- als auch für Trench-DRAM-Halbleiterspeicherschaltungen anwendbar.
    • RT
    Bildungsbereich für den Graben-Transistor
    1
    Silizium-Halbleitersubstrat
    IT'
    Isolationsgräben
    20
    Gatedielektrikum
    30', 30''
    leitende Füllung, Gateelektrode
    60
    Gate-Kontakt
    40, 50
    Source, Drain
    5
    Graben
    U
    Boden von Graben 5
    5a, 5a'
    Unterätzbereich
    4
    stark dotierter Source/Drain-Bereich
    4'
    leicht dotierter Source/Drain-Bereich (LDD)
    4''
    Gegendotierbereich
    I0
    I, I', I''
    LDD-Implantation
    3
    Nitrid-Maskenschicht
    3a
    Maskenschichtöffnung
    75
    Photolackmaske

Claims (11)

  1. Herstellungsverfahren für einen Graben-Transistor mit folgenden Schritten: Bereitstellen eines Halbleitersubstrats (1) eines ersten Leitungstyps; Bilden eines Grabens (5) in dem Substrat (1); Bilden eines Gatedielektrikums (20) auf dem Substrat (1) in dem Graben (5); Vorsehen einer ersten leitenden Füllung (30') in dem Graben (5) als Gateelektrode (30) auf dem Gatedielektrikum (20); Bilden erster Source- und Drain-Bereiche (4) durch Einführen von Verunreinigungen eines zweiten Leitungstyps in die Oberfläche des Substrats (1) neben dem Graben (5); Rückätzen der ersten leitenden Füllung (30') in dem Graben (5) bis in eine Tiefe unterhalb der ersten Source- und Drain-Bereiche (4); Bilden zweiter Source- und Drain-Bereiche (4') durch Einführen von Verunreinigungen eines zweiten Leitungstyps in die Oberfläche des Substrats (1) in dem Graben (5), wobei die zweiten Source- und Drain-Bereiche (4') an die ersten Source- und Drain-Bereiche (4) angrenzen und in eine Tiefe bis mindestens zur rückgeätzten ersten leitenden Füllung (30') reichen; Bilden eines Isolationsspacers (25; 25') oberhalb der rückgeätzten ersten leitenden Füllung (30') im Graben (5); und Vorsehen einer zweiten leitenden Füllung (30'') in dem Graben (5) als oberer Teil der Gateelektrode, welche in elektrischem Kontakt mit der rückgeätzten ersten leitenden Füllung (30') steht und durch den Isolationsspacer (25; 25') von den ersten und zweiten Source- und Drain-Bereichen (4; 4') elektrisch isoliert ist.
  2. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Bilden zweiter Source- und Drain-Bereiche (4') durch einen Implantationsschritt erfolgt, wobei die rückgeätzte erste leitende Füllung (30') als Maske dient.
  3. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass ein dotierter Isolationsspacer (25') gebildet wird und das Bilden zweiter Source- und Drain-Bereiche (4') durch Diffusionsschritt erfolgt, wobei eine Ausdiffusion des Dotierstoffs aus dem dotierter Isolationsspacer (25') in das Halbleitersubstrat (1) erfolgt.
  4. Herstellungsverfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass vor dem Vorsehen der ersten leitenden Füllung (30') in dem Graben (5) ein Implantationsschritt erfolgt, wobei durch Implantieren von Verunreinigungen des ersten Leitungstyps ein unter dem Boden des Grabens (5) liegender Dotierbereich (50) mit lokal erhöhter Dotierung im Halbleitersubstrat (1) gebildet wird.
  5. Herstellungsverfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass nach dem Vorsehen der ersten leitenden Füllung (30') in dem Graben (5) ein Implantationsschritt erfolgt, wobei durch Implantieren von Verunreinigungen des ersten Leitungstyps unter Verwendung einer Maske (75) ein neben dem Graben (5) liegender Dotierbereich (50') mit lokal erhöhter Dotierung im Halbleitersubstrat (1) gebildet wird.
  6. Herstellungsverfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass nach dem Bilden des Isolationsspacers (25; 25') ein Implantationsschritt erfolgt, wobei durch Implantieren von Verunreinigungen des ersten Leitungstyps in die ersten Source- und Drain-Bereiche (4) unter Verwendung des Isolationsspacers (25; 25') als Maske ein an den Isolationsspacer (25; 25') angrenzender Gegendotierbereich (4'') in den ersten Source- und Drain-Bereichen (4) gebildet wird.
  7. Herstellungsverfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Bildungsbereich (RT) des Graben-Transistors von mit einem Isolationsmaterial gefüllten Isolationsgräben (IT') umgeben wird.
  8. Graben-Transistor mit: einem Halbleitersubstrat (1) eines ersten Leitungstyps; einem Graben (5) in dem Substrat (1); einem Gatedielektrikums (20) auf dem Substrat (1) in dem Graben (5); einer ersten leitenden Füllung (30') in dem Graben (5) als Gateelektrode (30) auf dem Gatedielektrikum (20); ersten Source- und Drain-Bereichen (4) in der Oberfläche des Substrats (1) neben dem Graben (5); wobei die erste leitende Füllung (30') in dem Graben (5) sich bis in eine Tiefe unterhalb der ersten Source- und Drain-Bereiche (4) erstreckt; zweiten Source- und Drain-Bereiche (4') in der Oberfläche des Substrats (1) in dem Graben (5), wobei die zweiten Source- und Drain-Bereiche (4') an die ersten Source- und Drain-Bereiche (4) angrenzen und in eine Tiefe bis mindestens zur ersten leitenden Füllung (30') reichen und ausgehend vom Graben (5) eine geringere laterale Ausdehnung als die ersten Source- und Drain-Bereiche (4) aufweisen; einem Isolationsspacer (25; 25') oberhalb der ersten leitenden Füllung (30') im Graben (5); und einer zweiten leitenden Füllung (30') in dem Graben (5) als oberer Teil der Gateelektrode, welche in elektrischem Kontakt mit der ersten leitenden Füllung (30') steht und durch den Isolationsspacer (25; 25') von den ersten und zweiten Source- und Drain-Bereichen (4; 4') elektrisch isoliert ist.
  9. Graben-Transistor nach Anspruch 8, dadurch gekennzeichnet, dass ein unter dem Graben (5) liegender Dotierbereich (50') mit lokal erhöhter Dotierung des ersten Leitungstyps im Halbleitersubstrat (1) gebildet ist.
  10. Graben-Transistor nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass ein neben dem Graben (5) liegender Dotierbereich (50') mit lokal erhöhter Dotierung des ersten Leitungstyps im Halbleitersubstrat (1) gebildet ist.
  11. Graben-Transistor nach Anspruch 8, 9 oder 10, dadurch gekennzeichnet, dass ein an den Isolationsspacer (25; 25') angrenzender Gegendotierbereich (4'') in den ersten Source- und Drain-Bereichen (4) gebildet ist.
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