DE10320239A1

DE10320239A1 - DRAM-Speicherzelle und Verfahren zum Herstellen einer solchen DRAM-Speicherzelle

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Publication number: DE10320239A1
Application number: DE10320239A
Authority: DE
Inventors: Johannes Dr. Luvken; Franz Dr. Hofmann; Lothar Dr. Risch; Wolfgang Dr. Rösner; Michael Dr. Specht; Till Dr. Schlösser; Dirk Dr. Manger
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2003-05-07
Filing date: 2003-05-07
Publication date: 2004-12-02
Anticipated expiration: 2023-05-08
Also published as: US20080054324A1; US20040266088A1; DE10320239B4; US7829892B2; US7368752B2

Abstract

Eine DRAM-Speicherzelle ist mit einem horizontal an einer Halbleitersubstrat-Oberfläche angeordneten Auswahltransistor, der eine erste Source/Drain-Elektrode, eine zweite Source/Drain-Elektrode, eine zwischen der ersten und der zweiten Source/Drain-Elektrode im Halbleitersubstrat angeordnete Kanalschicht und eine entlang der Kanalschicht angeordnete, von der Kanalschicht elektrisch isolierte Gate-Elektrode aufweist, einem Speicherkondensator, der eine erste Kondensator-Elektrode und eine von der ersten Kondensator-Elektrode isolierte zweite Kondensator-Elektrode aufweist, wobei eine der Kondensator-Elektroden des Speicherkondensators mit einer der Source/Drain-Elektroden des Auswahltransistors elektrisch leitend verbunden ist, und einer rückseitigen Halbleitersubstrat-Elektrode versehen, wobei die Gate-Elektrode die Kanalschicht an wenigstens zwei gegenüberliegenden Seiten umschließt.

Description

Die Erfindung betrifft eine DRAM-Speicherzelle mit einem planaren Auswahltransistor und einem an den planaren Auswahltransistor angeschlossenen Speicherkondensator. Die gespeicherte Information wird durch die Ladung des Speicherkondensators dargestellt, wobei die Speicherzustände 0 und 1 dem positiv bzw. negativ geladenen Speicherkondensator entsprechen. Das Schreiben und Lesen des Speicherkondensators erfolgt durch Einschalten des Auswahltransistors. Da die Kondensatorladung des Speicherkondensators infolge von Rekombination und Leckströmen sich sehr schnell abbaut, wird die Ladung in der Regel im Millisekundentakt wieder aufgefrischt.

Um ein ausreichend großes Lesesignal der DRAM-Speicherzelle zu erhalten, muss der Speicherkondensator eine ausreichende Speicherkapazität bereitstellen. Aufgrund der begrenzten Speicherzellenfläche werden deshalb Speicherkondensatoren eingesetzt, die die dritte Dimension nutzen. Eine Ausführungsform eines solchen dreidimensionalen Speicherkondensators ist ein sogenannter Grabenkondensator, der seitlich an den Auswahltransistor angrenzend vorzugsweise im Wesentlichen unterhalb des Auswahltransistors angeordnet ist, wobei die in einem Graben angeordnete innere Kondensatorelektrode mit dem Auswahltransistor elektrisch leitend verbunden ist. Eine weitere Ausführungsform eines dreidimensionalen Speicherkondensators ist der sogenannte Stapelkondensator, der ebenfalls seitlich an den Auswahltransistor angrenzend vorzugsweise im Wesentlichen oberhalb des Auswahltransistors angeordnet ist, wobei die innenliegende Kondensatorelektrode mit dem Auswahltransistor leitend verbunden ist.

Der Auswahltransistor bei der DRAM-Speicherzelle ist in der Regel ein Flächentransistor, bei dem in das Halbleitersub strat zwei stark leitende Dotiergebiete eindiffundiert sind, die als Strom liefernde (Source) und Strom aufnehmende (Drain) Elektroden dienen, wobei zwischen den beiden dotierten Gebieten mithilfe einer durch eine Isolierschicht getrennten Gate-Elektrode ein Strom leitender Kanal zwischen Source- und Drain-Elektrode gebildet wird, um die Ladung im Speicherkondensator einzuschreiben bzw. auszulesen.

Bei den immer kleiner werdenden Flächen der Speicherzellen aufgrund der zunehmenden Miniaturisierung stellt der Erhalt der Stromtreiberfähigkeit des Transistors ein zunehmendes Problem dar. Unter Stromtreiberfähigkeit des Transistors versteht man die Eigenschaft des Transistors, bei einem vorgegebenen Source/Drain-Potenzial und einer vorgegebenen Gate-Spannung einen ausreichenden Strom zu liefern, um den Speicherkondensator hinreichend schnell aufzuladen. Durch die Verkleinerung der Zellflächen und die dadurch bedingte Verkleinerung der Transistordimensionen vermindert sich jedoch die Transistorweite der planaren Flächentransistoren. Dies wiederum führt dazu, dass sich der vom Transistor zum Speicherkondensator durchgeschaltete Strom reduziert. Eine Möglichkeit, die Stromtreiberfähigkeit des planaren Transistors bei verminderter Transistorweite zu erhalten, besteht darin, die Gateoxid-Dicke bzw. das Dotierprofil der Source/Drain-Gebiete und des Kanalbereichs entsprechend zu skalieren. Bei einer Verminderung der Gateoxid-Dicke bzw. höheren Dotierkonzentrationen besteht jedoch das Problem vermehrter Leckströme.

Als Alternative zu planaren DRAM-Auswahltransistoren werden deshalb zunehmend vertikal angeordnete Transistoren diskutiert, um auch bei Auswahltransistoren zusätzlich die dritte Dimension nutzen und größere Transistorweiten erzielen zu können. Bei einem solchen vertikalen Auswahltransistor, der bei einem zugeordneten Grabenkondensator im Wesentlichen direkt über dem Grabenkondensator und bei einem zugeordneten Stapelkondensator im Wesentlichen direkt unter dem Stapelkon densator angeordnet ist, besteht insbesondere die Möglichkeit, den Kanalbereich des Transistors fast vollständig mit der Gate-Elektrode zu umschließen, wodurch die Stromtreiberfähigkeit pro Transistorfläche sich wesentlich erhöhen lässt. Vertikal ausgeführte Transistoren sind jedoch prozesstechnisch sehr aufwändig und nur schwer herzustellen, insbesondere in Hinblick auf die Anschlusstechnik der Source/Drain-Gebiete bzw. der Gate-Elektroden des Transistors. Darüber hinaus besteht das Problem, dass sich bei den Ein- und Ausschaltvorgängen des Auswahltransistors gleichzeitig auch das Halbleitersubstrat mit auflädt, der sogenannte Floating-Body-Effekt auftritt, wodurch die Schaltgeschwindigkeit des Transistors stark beeinträchtigt wird. Um dies zu verhindern, ist das Halbleitersubstrat in der Regel mit einem Substratanschluss versehen, um für eine Entladung des Halbleitersubstrats bei den Schaltvorgängen des Transistors zu sorgen. Bei vertikalen Auswahltransistoren besteht jedoch das Problem, dass sich auch mithilfe solcher Substratanschlüsse das Halbleitersubstrat oft nur unzureichend entladen lässt.

Insbesondere im Zusammenhang mit Logikschaltungen sind weiterhin neue Flächentransistorkonzepte bekannt, mit denen sich gegenüber den herkömmlich planaren Transistoren eine höhere Stromstärke bezogen auf die Transistorweite erreichen lässt. Ein mögliches Kurzkanal-Flächentransistorkonzept ist der sogenannte Double-Gate-Transistor, bei dem der Kanalbereich zwischen Source- und Drain-Gebieten wenigstens auf zwei Seiten von einer Gate-Elektrode umfasst wird, womit sich auch bei sehr kurzen Kanallängen eine hohe Stromtreiberfähigkeit erreichen lässt, da sich gegenüber herkömmlichen planaren Auswahltransistoren eine vergrößerte Kanalweite ergibt. Bevorzugt ist es dabei, den Double-Gate-Transistor als sogenannten Fin-FET auszulegen, bei dem der Kanalbereich in Form einer Finne zwischen den Source- und Drain-Gebieten ausgebildet ist, wobei der Kanalbereich wenigstens an den beiden gegenüberliegenden Seiten von der Gate-Elektrode umfasst wird. Ein solcher Fin-FET lässt sich bei geeigneter Auslegung der Finnen-Breite und damit der Kanalbreite so betreiben, dass im durchgeschalteten Zustand bei angelegter Gate-Elektrodenspannung sich die beiden unter den Gate-Elektroden bildenden Inversionsschichten überlappen und so eine vollständige Ladungsträgerinversion stattfindet, wodurch die gesamte Kanalbreite zum Stromtransport genutzt werden kann. Darüber hinaus besteht bei Fin-FETs die Möglichkeit, die sogenannten Kurzkanaleffekte, die bei sehr kurzen Kanallängen auftreten, und die zu einer Veränderung der Einsatzspannung des Transistors führen können, mit dem Gate-Potenzial direkt zu steuern, statt wie bei herkömmlichen planaren FETs durch die Notwendigkeit, spezielle Dotierprofile im Kanalbereich des Transistors vorsehen zu müssen. Mit Hilfe des Fin-FET wird so eine verbesserte Steuerung der Kurzkanaleffekte erreicht. Weiterhin zeichnen sich Fin-FETs eine große Unterschwellsteigung und damit ein gutes Ein- und Ausschalteverhalten bei gleichzeitig vermindertem Unterschwellleckstrom aus. Die Notwendigkeit, Kurzkanaleffekte nicht durch die Kanaldotierung kontrollieren zu müssen, ermöglicht es außerdem, die Kanaldotierung zu reduzieren und damit eine hohe Kanalbeweglichkeit bzw. eine hohe Einsatzspannung zu erreichen.

Double-Gate-Transistoren, insbesondere Fin-FETs, werden in der Regel auf einem SOI-Substrat (SOI = Silicon on Insulator) hergestellt, um eine Beeinträchtigung der elektrischen Eigenschaften der Double-Gate-Transistoren zu vermeiden. Bei einem SOI-Substrat wird die Siliciumschicht, in der der Transistor ausgebildet ist, durch eine vergrabene Isolatorschicht von der darunter liegenden Halbleiterscheibe getrennt. Diese Ausgestaltung hat den Nachteil, dass dann, wenn der Double-Gate-Transistor als Auswahltransistor für eine DRAM-Zelle eingesetzt werden soll, durch das Ein- und Ausschalten des Transistors eine Aufladung der Siliciumschicht erfolgt, was die Schaltgeschwindigkeit des Transistors wesentlich beeinträchtigt. Es besteht zwar die Möglichkeit, eine solche Aufladung der Siliciumschicht mit dem Fin-FET durch einen zusätzlichen elektrischen Anschluss zu vermeiden. Dieser zusätzlicher An schluss kann jedoch nur direkt über die Siliciumoberfläche erfolgen, wodurch sich ein erhöhter Flächenbedarf aufgrund des zusätzlichen Anschlussfläche ergibt, was der gewünschten Miniaturisierung der DRAM-Speicherzelle entgegensteht.

Aufgabe der vorliegenden Erfindung ist es, eine DRAM-Speicherzelle mit einem verminderten Flächenbedarf bereitzustellen, wobei sich der planar ausgebildete Auswahltransistor durch eine hohe Stromtreiberfähigkeit auszeichnet und gleichzeitig eine Aufladung des Halbleitersubstrats vermieden wird.

Diese Aufgabe wird erfindungsgemäß durch eine DRAM-Speicherzelle gemäß Anspruch 1 und ein Verfahren zur Herstellung einer solchen DRAM-Zelle gemäß Anspruch 14 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.

Erfindungsgemäß wird eine DRAM-Speicherzelle mit einem horizontal an einer Halbleitersubstrat-Oberfläche angeordneten Auswahltransistor, der eine erste Source/Drain-Elektrode, eine zweite Source/Drain-Elektrode, eine zwischen der ersten und der zweiten Source/Drain-Elektrode im Halbleitersubstrat angeordnete Kanalschicht und eine entlang der Kanalschicht angeordnete, von der Kanalschicht elektrisch isolierte Gate-Elektrode aufweist, wobei die Gate-Elektrode die Kanalschicht an wenigstens zwei gegenüberliegenden Seiten umschließt, ausgebildet. Der so gestaltete Auswahltransistor ist mit einem Speicherkondensator, der eine erste Kondensatorelektrode und eine von der ersten Kondensatorelektrode isolierte zweite Kondensatorelektrode aufweist, verbunden, wobei eine der Kondensatorelektroden des Speicherkondensators mit einer der Source/Drain-Elektroden des Auswahltransistors elektrisch gekoppelt und rückseitig eine weitere Substratelektrode vorgesehen ist.

Durch diese erfindungsgemäße Auslegung, bei der ein Double-Gate-Transistor direkt auf dem Halbleitersubstrat ohne Zwi schenschaltung einer Isolatorschicht ausgebildet wird, besteht die Möglichkeit, einen solchen Double-Gate-Transistor, der sich durch eine hohe Stromtreiberfähigkeit, bezogen auf die Kanallänge, und verbesserte elektrische Eigenschaften, insbesondere bei einem kurzen Kanal, auszeichnet, bei DRAM-Speicherzellen einzusetzen und gleichzeitig für die Möglichkeit zu sorgen, mithilfe einer rückseitigen Halbleitersubstratelektrode eine Aufladung des Halbleitersubstrats durch die Schaltvorgänge des Auswahltransistors zu vermeiden.

Gemäß einer bevorzugten Ausführungsform der Erfindung ist die Gate-Elektrode im Querschnitt im Wesentlichen U-förmig ausgebildet und umfasst die Kanalschicht an drei Seiten, wodurch ein höherer Strom durch den Auswahltransistor und zugleich eine verbesserte Kontrolle von Kurzkanaleffekten erreicht werden kann. Bevorzugt ist dabei, dass die Gate-Elektrode elektrisch leitend mit einer Wortleitung verbunden ist, die quer über die Kanalschicht verläuft, wodurch ein besonders kompakter Aufbau des Fin-FET-Auswahltransistors erreicht wird.

Gemäß einer weiteren bevorzugten Ausführungsform ist die Kanalschicht im Wesentlichen stegförmig ausgebildet, wobei die Kanaldotierung über die Kanalschichthöhe im Wesentlichen homogen ausgeführt ist. Dies gewährleistet eine von der Höhe des Kanals unabhängige Einsatzspannung des Auswahltransistors.

Gemäß einer weiteren bevorzugten Ausführungsform ist eine Dotierung des Kanalsteges über dem Halbleitersubstrat so ausgeführt, dass die Kanalschichtdotierung über die Höhe der Gate-Elektroden eine Dotierkonzentration von höchstens 1 × 10¹⁷ cm³ aufweist, während unterhalb der Kanalschicht zum Halbleitersubstrat hin eine Dotierkonzentration von mindestens 5 × 10¹⁷ cm^–3 ausgeführt ist. Mit einem solchen Dotierprofil wird erreicht, dass ein Full-Depletion-Betrieb des Auswahltransistors möglich ist, wobei doch die niedrige Dotierung im Kanal bereich eine hohe Trägerbeweglichkeit und damit ein guter Stromfluss gewährleistet ist. Zugleich sorgt die hohe Dotierung unterhalb des Kanalbereichs zum Halbleitersubstrat hin dafür, dass bei hohen Drain-Source-Spannungen kein Durchbruch zwischen den Source- und Drain-Gebieten unterhalb des Kanals auftritt, da die erhöhte Dotierung in diesem Bereich für eine ausreichende Sperrwirkung sorgt. Bei einer solchen Kanaldotierung mit einer erhöhten vergrabenen Dotierschicht unterhalb der Kanalschicht lassen sich Double-Gate-Transistoren mit einer Kanalschichtlänge ausbilden, die dem 2,5-fache der Kanalschichtdicke entspricht.

Gemäß einer weiteren bevorzugten Ausführungsform ist die Kanalschichtdotierung in Richtung auf die mit der Kondensatorelektrode verbundenen Source/Drain-Elektrode hin so ausgelegt, dass die Dotieratomkonzentration abnimmt, wobei die Dotieratomkonzentration im Bereich dieser Source/Drain-Elektrode höchstens 5 × 10⁷ cm^–3 beträgt. Mit dieser Auslegung lassen sich besonders kurze Kanallängen erzeugen, da an der mit der Bitleitung verbundenen Source/Drain-Elektrode ein relativ starker pn-Übergang vorliegt, der für einen schnellen Feldabbau der Source/Drain-Spannung sorgt, wobei gleichzeitig die niedrige Dotierung an der mit der Kondensatorelektrode verbundenen Elektrode gewährleistet, dass ein ausreichender Ladungsträgerstrom in die Kondensatorelektrode fließen kann. Mit einer so gestalteten Kanaldotierung lassen sich Kanalschichtlängen erreichen, die nur der Kanalschichtbreite entsprechen müssen.

Gemäß einer weiteren bevorzugten Ausführungsform ist der Speicherkondensator der DRAM-Speicherzelle dreidimensional entweder als Grabenkondensator, der im Wesentlichen unterhalb des Fin-FET-Auswahltransistors angeordnet ist, oder als Stapelkondensator, der im Wesentlichen oberhalb des Fin-FETs angeordnet ist, ausgebildet. Durch Einsatz solcher dreidimensionaler Speicherkondensatoren wird für eine ausreichende Spei cherkapazität bei gleichzeitig minimalem Flächenbedarf für die Speicherzelle gesorgt.

Bevorzugt ist weiterhin bei einem DRAM-Speicherzellenarray die DRAM-Speicherzellen matrixförmig auf dem Halbleitersubstrat anzuordnen, wobei beim Einsatz von Grabenkondensatoren die Grabenkondensatoren vorzugsweise regelmäßig in Reihen angeordnet und die Grabenkondensatoren von benachbarten Reihen gegeneinander versetzt sind. Nach dem Ausbilden der Grabenkondensatoren, die vorzugsweise mit einer vergrabenen Platte versehen sind, wird dann bei den Grabenkondensatoren zugeordneten Double-Gate-Auswahltransistoren so ausgebildet, dass zuerst eine streifenförmige Hartmaskenschicht parallel zu den Reihen von Grabenkondensatoren erzeugt wird, wobei die Hartmaskenschichtstreifen im Wesentlichen zwischen den Reihen von Grabenkondensatoren angeordnet sind und die Grabenkondensatoren teilweise überdeckt werden. Anschließend werden Spacerschichten an den Stufen der Hartmaskenschichtstreifen erzeugt und durch anisotropes Ätzen im Bereich zwischen den Hartmaskenschichtstreifen und den sich daran anschließenden Spacerschichten die freiliegenden Halbleiteroberflächen bis in eine vorgegebene Tiefe geätzt. Die freigeätzten Bereiche werden dann wiederum mit Spacerschichtmaterial aufgefüllt, anschließend die Hartmaskenschichtstreifen entfernt und durch anisotropes Ätzen die unter den Hartmaskenschichtstreifen freigelegten Oberflächen bis in die vorgegebene Tiefe geöffnet. Anschließend wird dann das Spacerschichtmaterial vollständig entfernt und großflächig eine Isolatorschicht erzeugt. Nach dem Aufbringen einer Polysiliciumschicht und dem Ausführen einer Gate-Elektrodenstrukturierung werden die Source/Drain-Dotierungen erzeugt. Durch diese Vorgangsweise lässt sich auf einfache Weise unter Verwendung herkömmlicher DRAM-Prozessschritte DRAM-Speicherzellen mit Grabenkondensatoren und Double-Gate-Auswahltransistoren erzeugen.

Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert. Es zeigen
1 ein Schaltbild einer dynamischen Speicherzelle;
2 schematisch eine erfindungsgemäße dynamische Speicherzelle mit Fin-FET und Grabenkondensator, wobei 2A einen Querschnitt und 2B einen Längsschnitt zeigen;
3 eine erfindungsgemäße DRAM-Speicherzelle mit einem Fin-FET und einem Stapelkondensator, wobei 3A einen Querschnitt und 3B einen Längsschnitt zeigen;
4 erfindungsgemäße Ausgestaltungen von Fin-FETs als DRAM-Auswahltransistor, wobei 4A einen schematischen Querschnitt durch einen Fin-FET und 4B Eingangskennlinien im logarithmischen Maßstab für verschiedene Fin-FET-Auslegungen zeigen;
5 schematisch einen ersten erfindungsgemäßen Herstellungsprozess zur Ausbildung eines DRAM-Speichers mit Fin-FETs als Auswahltransistoren und Grabenkondensatoren als Speicherkondensatoren, wobei 5A bis 5E Querschnitte durch die Halbleiterscheibe nach verschiedenen Prozessschritten darstellen; und
6 einen zweiten erfindungsgemäßen Herstellungsprozess zur Ausbildung eines DRAM-Speichers mit Fin-FETs als Auswahltransistoren und Grabenkondensatoren als Speicherkondensatoren, wobei 6A bis 6D jeweils eine Aufsicht und einen Querschnitt durch die Halbleiterscheibe nach aufeinander folgenden Prozessschritten darstellen.
Dynamische Speicherzellen setzen sich aus einem Auswahltransistor und einem Speicherkondensator zusammen. Die Speicherzustände 0 und 1 entsprechen dem positiven bzw. negativ geladenen Kondensator. Aufgrund von Rekombinations- und Leckströmen baut sich jedoch die Kondensatorladung in den DRAM-Speicherzellen nach einigen Millisekunden ab, so dass die Ladung des Kondensators immer wieder aufgefrischt werden muss.
Auch nach einem Lesevorgang muss die Information regelmäßig in den Kondensator der DRAM-Speicherzelle wieder eingeschrieben werden.
1 zeigt schematisch das Schaltbild einer DRAM-Speicherzelle mit einem Speicherkondensator 1 und einem Auswahltransistor 2. Der Auswahltransistor 2 ist dabei vorzugsweise als selbstsperrender n-Kanal-Feldeffekttransistor (FET) ausgebildet und weist eine erste n-dotierte Source/Drain-Elektrode 21 und eine zweite n-dotierte Source/Drain-Elektrode 23 auf, zwischen denen ein aktiver schwach p-leitender Bereich 22 angeordnet ist. Über dem aktiven Bereich 22 ist eine Gate-Isolatorschicht 24 vorgesehen, über der eine Gate-Elektrode 25 angeordnet ist, die wie ein Plattenkondensator wirkt und mit der die Ladungsdichte im aktiven Bereich 22 beeinflusst werden kann.
Die zweite Source/Drain-Elektrode 23 des Auswahltransistors 2 ist über eine Verbindungsleitung 4 mit der ersten Elektrode 11 des Speicherkondensators 1 verbunden. Eine zweite Elektrode 12 des Speicherkondensators 1 wiederum ist an eine Kondensatorplatte 5 angeschlossen, die vorzugsweise allen Speicherkondensatoren einer DRAM-Speicherzellenanordnung gemeinsam ist. Die erste Elektrode 21 des Auswahltransistors 2 ist weiter mit einer Bitleitung 6 verbunden, um die im Speicherkondensator 1 in Form von Ladungen gespeicherte Information ein- und auslesen zu können. Ein Ein- und Auslesevorgang wird über eine Wortleitung 7 gesteuert, die mit der Gate-Elektrode 25 des Auswahltransistors 2 verbunden ist, um durch Anlegen einer Spannung einen Strom leitenden Kanal im aktiven Bereich 22 zwischen der ersten Source/Drain-Elektrode 21 und der zweiten Source/Drain-Elektrode 23 herzustellen. Um eine Aufladung des Halbleitersubstrats bei den Ein- und Ausschaltvorgängen des Transistors zu verhindern, ist weiterhin ein Substratanschluss 9 vorgesehen.
Als Speicherkondensatoren werden bei dynamischen Speicherzellen in vielen Fällen dreidimensionale Strukturen, insbesondere Grabenkondensatoren, die im Wesentlichen unterhalb des Auswahltransistors angeordnet sind, und Stapelkondensatoren, die im Wesentlichen über dem Auswahltransistor angeordnet sind, eingesetzt, wodurch eine wesentliche Verkleinerung der Speicherzellenfläche erreicht werden kann. Solche dreidimensionalen Speicherkondensatoren gewährleisten auch bei minimaler Speicherzellenfläche eine ausreichend große Speicherkapazität von ca. 25 bis 40 fF, die für eine sichere Detektion der im Speicherkondensator eingespeicherten Information sorgt.
Eine Schwierigkeit bei der fortschreitenden Verkleinerung der Zellfläche ergibt sich jedoch aus der Notwendigkeit, eine ausreichenden Stromtreiberfähigkeit des Auswahltransistors zu gewährleisten, um die Speicherkondensatoren hinreichend schnell aufladen zu können. Auswahltransistoren bei DRAM-Speicherzellen werden in der Regel als planare n-Kanal-Feldeffekttransistoren ausgebildet, wobei in ein p-leitendes Halbleitersubstrat zwei stark leitende n-Gebiete eindiffundiert werden, die als Strom liefernde Source-Elektrode und Strom aufnehmende Drain-Elektrode dienen. Über den Bereich zwischen den beiden stark n-leitenden Gebieten ist eine Dielektrikumsschicht, vorzugsweise eine Siliciumdioxidschicht, aufgebracht, über der die vorzugsweise metallische Gate-Elektrode vorgesehen ist. Bei fortschreitender Miniaturisierung solcher planarer Feldeffekttransistoren besteht das Problem, dass die Stromstärke, bezogen auf die immer kürzeren Kanallängen nicht mehr ausreicht, für ein schnelles Aufladen der Speicherkondensatoren zu sorgen. Darüber hinaus besteht das Problem, dass ein mögliches Verbessern der Stromtreiberfähigkeit von planaren Transistoren durch Verringern der Gateoxid-Dicke bzw. Erhöhen der Dotierprofile zu verstärkten Leckströmen führen würde.
Erfindungsgemäß wird deshalb der planare Auswahltransistor als sogenannter Double-Gate-Feldeffekttransistor ausgebildet, wodurch sich im Vergleich zu den herkömmlichen planaren Transistoren wesentlich höhere Stromstärken bezogen auf die Kanallänge erzielen lassen. 2 und 3 zeigen zwei mögliche Auslegungen eines Double-Gate-Feldeffekttransistors in einer DRAM-Speicherzelle.
2 stellt einen DRAM-Speicherzellenaufbau mit einem Grabenkondensator 100 als Speicherkondensator dar. Der Grabenkondensator 100 weist eine innere Kondensatorelektrode 101 auf, die vorzugsweise als n-dotierte Polysiliciumfüllung ausgebildet ist. Diese innere Kondensatorelektrode 101 ist durch eine Dielektrikumsschicht 102 von einer äußeren Kondensatorelektrode 103 getrennt, die vorzugsweise als vergrabene n-Dotierung in einem den Grabenkondensator umgebenden Halbleitersubstrats 10 ausgebildet ist. Der oberen Bereich des Grabenkondensators ist von einer dicken Isolationsschicht, vorzugsweise einem Oxidkragen 104, umgeben, die einen elektrischen Kurzschluss zwischen der vergrabenen äußeren Kondensatorelektrode 103 und einem den Grabenkondensator steuernden Auswahltransistor verhindert. Der Grabenkondensator 100 ist weiterhin von einer isolierenden Deckschicht 105 abgedeckt.
Neben dem Grabenkondensator 100 ist im schwach p-dotierten Halbleitersubstrat 10 der als Double-Gate-Feldeffekttransistor ausgebildete Auswahltransistor 200 angeordnet, der als selbstsperrender n-MOS-FET ausgelegt ist. Wie insbesondere 2B zeigt, weist der Auswahltransistor 200 zwei hoch n-dotierte Bereiche 201, 202 an der Halbleiteroberfläche auf, die im Wesentlichen in einer Ebene mit dem Grabenkondensator liegen. Die beiden hoch n-dotierten Gebiete 201, 202 dienen als erste und zweite Source/Drain-Elektroden, wobei die zweite Source/Drain-Elektrode 202 über eine leitende Verbindung 106 im Isolationskragen 104, vorzugsweise einem stark n-dotierten Polysiliciumbereich, mit der inneren Kondensatorelektrode 101 verbunden ist. Zwischen der ersten und der zweiten Source/Drain-Elektrode 201, 202 ist ein Kanalbereich 203 vorgesehen, der im Halbleitersubstrat 10, wie der Querschnitt in 2A zeigt, in Form eines Steges ausgebildet ist. Dieser Kanalbereich 203 erstreckt sich zwischen der ersten und der zweiten Source/Drain-Elektrode 201, 202 weit ins Halbleitersubstrat 10 hinein und ist in einem unteren Bereich 204 seitlich von einer dicken Isolatorschicht 205, vorzugsweise einer Oxidschicht, umgeben, an die sich im oberen Kanalbereich 203 seitlich ein dünnes Gateoxid 206 anschließt. Dieses dünne Gateoxid 206 beabstandet den oberen Kanalbereich 203 von zwei seitlichen Gate-Elektrodenabschnitten 207, die den oberen Kanalbereich umfassen und an die sich wiederum seitlich eine Wortleitungsschicht 70 anschließt. Die Wortleitung 70 verläuft dabei im Wesentlichen quer zur DRAM-Speicherzelle. Auf dem Auswahltransistor 200 ist als Deckschicht eine Isolatorschicht 208 vorgesehen, vorzugsweise eine Siliciumnitridschicht, in der wiederum im Wesentlichen längs der DRAM-Speicherzelle eine Bitleitung 60 angeordnet ist, die über einen leitenden Kontaktanschluss 61 mit der ersten Source/Drain-Elektrode 201 verbunden ist. An der Rückseite des Halbleitersubstrats 10 ist weiterhin ein Substratanschluss 90 vorgesehen.
3 zeigt eine zweite Ausführungsform einer erfindungsgemäßen DRAM-Speicherzelle mit Double-Gate-Transistor. Bei dieser Ausführungsform ist, wie insbesondere der Längsschnitt in 3B zeigt, der Speicherkondensator 300 als Stapelkondensator ausgebildet, der im Wesentlichen über einem Auswahltransistor 400 angeordnet ist. Der Stapelkondensator 300 weist hierbei an der Halbleiteroberfläche 10 eine innere Kondensatorelektrode 301 auf, die im Querschnitt im Wesentlichen die Form einer Krone (nur teilweise gezeigt) besitzt und vorzugsweise aus einer hoch n-dotierten Polysiliciumschicht besteht. Diese innere Kondensatorelektrode 301 wird von einer Dielektrikumsschicht 302 eingefasst, die wiederum von einer vorzugsweise blockförmig ausgebildeten äußeren Kondensatorelektrode 303 (nur teilweise gezeigt), die als hoch n- dotierte Polysiliciumschicht ausgebildet ist, begrenzt wird. Die innere Kondensatorelektrode 301 ist über einen Kontaktblock 304, vorzugsweise einer hoch n-dotierten Polysiliciumschicht, an eine zweite Source/Drain-Elektrode 402 des als Double-Gate-FETs ausgebildeten Auswahltransistors 400 angeschlossen.
Der FIN-FET 400 ist im Wesentlichen längs der Halbleiteroberfläche unterhalb des Stapelkondensators 300 ausgebildet mit zwei hoch n-dotierten Bereichen im Halbleitersubstrat 10, die als erste Source/Drain-Elektrode 401 und als zweite Source/Drain-Elektrode 402 dienen. Zwischen den beiden hoch dotierten Bereichen 401, 402 ist ein im Wesentlichen plattenförmiger Kanalbereich 403 vorgesehen, der wie der Querschnitt in 3A zeigt, als Steg auf dem Halbleitersubstrat 10 ausgebildet ist. Der Kanalbereich ist in seinem unteren Bereich 404 von einer Isolatorschicht 405, vorzugsweise einer Oxidschicht, seitlich begrenzt, an die sich eine dünne Gateoxid-Schicht 406 umlaufend um den oberen Bereich des Kanals 403 anschließt. Diese Gateoxid-Schicht 406 trennt die ebenfalls auf drei Seiten um den Kanalbereich herum ausgebildete Gate-Elektrode 407, die mit einer Wortleitungsschicht 71, die über der Gate-Elektrode ausgebildet ist und im Wesentlichen quer zur DRAM-Speicherzelle verläuft, verbunden ist.
Auf der Wortleitung 71 wiederum ist eine Isolatorschicht 408, vorzugsweise eine Siliciumnitridschicht, vorgesehen. Die erste Source/Drain-Elektrode 401 des Double-Gate-Auswahltransistors ist über einen leitenden Kontaktblock 63, vorzugsweise einer hoch dotierten Polysiliciumschicht, mit einer im Wesentlichen quer zur DRAM-Speicherzelle verlaufenden Bitleitung 62 verbunden, die von einer weiteren Isolatorschicht 64, vorzugsweise eine Oxidschicht, von der äußeren Kondensatorelektrode 303 des Stapelkondensators 300 abgegrenzt ist. Auf der Rückseite des Halbleitersubstrats ist ein Elektrodenbereich 91 zum Anschluss des Halbleitersubstrats 10 vorgesehen.
Die erfindungsgemäße Lösung einer DRAM-Speicherzelle mit einem vorzugsweise dreidimensional ausgebildeten Speicherkondensator und einem als Double-Gate-Feldeffekttransistor ausgebildeten Auswahltransistor, dessen Kanalbereich im Halbleitersubstrat ausgebildet ist, wobei wiederum das Halbleitersubstrat über einen Substratanschluss verfügt, ermöglicht es, auch bei kurzen Kanallängen für eine ausreichende Stromstärke zwischen den Source- und Drain-Bereichen des Double-Gate-Transisotrs zu sorgen und gleichzeitig eine Aufladung des Halbleitersubstrats bei den Schaltvorgängen zu verhindern. Die erfindungsgemäße DRAM-Speicherzelle lässt sich auf eine kleine Substratoberfläche beschränken, wobei gleichzeitig für eine ausreichende Stromtreiberfähigkeit gesorgt wird, mit der sich der Kondensator hinreichend schnell aufgeladen werden kann. Die Ausbildung des Double-Gate-Transistors direkt auf dem Halbleitersubstrat als Steg, wobei das Halbleitersubstrat über einen Substratanschluss verfügt, sorgt dafür, dass beim Ein- und Ausschalten des Auswahltransistors nicht der sogenannte Floating-Body-Effekte, d.h. ein Aufladen des umgebenden Halbleitersubstrats auftritt.
Der erfindungsgemäße Double-Gate-Transistor kann im Rahmen der bekannten DRAM-Herstellungsprozesse durch einfache Abwandlung der Prozessfolge zum Ausbilden planarer Auswahltransistoren einfach und kostengünstig hergestellt werden. Der als Double-Gate-Feldeffekttransistor ausgebildete erfindungsgemäße Auswahltransistor zeichnet sich gegenüber herkömmlichen planaren Feldeffekttransistoren weiterhin durch verbesserte elektrische Eigenschaften aus. Durch die beidseits des Kanals angeordneten Gate-Elektrodenabschnitte besteht die Möglichkeit, die gesamte Kanalbreite zur Ausbildung einer leitenden Kanalschicht zum Durchschalten des Auswahltransistors zu nutzen, da über die gesamte Kanalbreite eine Ladungsträgerinversion im Kanal stattfinden und somit der gesamte Kanal für eine Stromleitung genutzt werden kann. Gleichzeitig wird durch einen solchen sogenannten Full-Depletion-Betrieb ein gutes Ein- und Ausschaltverhalten aufgrund der sich erge benden hohen Unterschwellsteigung bei gleichzeitig geringem Unterschwellleckstrom erreicht. Darüber hinaus lassen sich die bei den kurzen Kanallängen auftretenden Kurzkanaleffekte durch die Spannungssteuerung der beiden seitlichen Gate-Bereiche einfach kontrollieren, ohne dass eine hohe Dotierung im Kanalbereich vorgesehen sein muss. Dies wiederum sorgt dafür, dass eine hohe Einsatzspannung und gleichzeitig eine hohe Ladungsträgerbeweglichkeit und damit ein schnelles Schaltverhalten des Auswahltransistors erzielt wird.
Durch geeignete Dotierprofile des Kanalbereichs des erfindungsgemäßen Double-Gate-Feldeffekttransistors lassen sich weiterhin die Stromtreiberfähigkeit sowie sein Schaltverhalten verbessern. 4A zeigt schematisch im Querschnitt eine Transistorstruktur, die im Wesentlichen der in 2 gezeigten ersten Ausführungsform entspricht, mit einem stegartigen Kanalbereich 500 auf dem Halbleitersubstrat, der seitlich in einem unteren Bereich 504 von einer Isolatorschicht 502 eingefasst ist, an die sich eine dünne Gateoxid-Schicht 503 anschließt, die seitliche Gate-Elektrodenabschnitte 507 von einem oberen Kanalbereich 501 beabstanden. Der Kanalbereich hat dabei eine Kanalbreite W und eine Kanalhöhe Z, die der Höhe der Gate-Elektrodenabschnitte 507 entsprechen.
4B zeigt im logarithmischen Maßstab Eingangskennlinien eines solchen FIN-FETs bei einer Kanallänge L von 50 nm und einer Kanalbreite W von 20 nm. Die Source/Drain-Elektroden sind dabei mit Arsen dotierte n-Gebiete die eine Dotierkonzentration von 2 × 10²⁰ cm^–3 aufweisen. Das Siliciumsubstrat 10 mit dem zwischen den Source/Drain-Elektroden liegenden Kanalbereich ist schwach p-dotiert, vorzugsweise mit Bor bei einer Dotierkonzentration von 5 × 10¹³ cm^–3, wobei die Dotierung von der ersten an die Bitleitung angeschlossenen Source/Drain-Elektrode zur zweiten mit dem Speicherkondensator verbundenen Source/Drain-Elektrode hin abnimmt, vorzugsweise mit einem Gradienten von 3,5 nm/dec. Weiterhin nimmt die Do tierung unter dem Kanal zum Substrat hin mit einem Anstieg von 14 nm/dec zu. Die Kanal-Höhe beträgt 200 nm.
4B stellt den Source/Drain-Strom I_d für zwei Source/Drain-Spannungen U_d 0,1 und 1 Volt und für drei verschiedene Tiefen der Source/Drain-Implantation von 50 nm, 100 nm und 200 nm bezogen auf die Gate-Spannung U_g dar. Dabei zeigt sich, dass eine flache Dotierung gegenüber einer tiefen Dotierung der Source/Drain-Bereiche zu einem niedrigeren Stromfluss, jedoch zu einem verbesserten Durchbruchsverhalten führt und umgekehrt. Die Dotiertiefe der Source/Drain-Bereiche wird deshalb vorzugsweise so gewählt, dass eine zum Aufladen des Kondensators ausreichend hohe Stromstärke bei gleichzeitigem Vermeiden eines Durchbruchs zwischen Source/Drain-Elektrode im Auswahltransistor gewährleistet ist. Weiterhin ist 4B zu entnehmen, dass die erfindungsgemäße Auslegung mit einem Double-Gate-Feldeffekttransistor zu einer guten Unterschwellsteigung von ca. 75 mV/dec führt.
Der erfindungsgemäße Double-Gate-Feldeffekttransistor ist in einer bevorzugten Ausführungsform so ausgebildet, dass die Kanalschicht eine im Wesentlichen homogene Dotierung bei einer Dotierkonzentration von 1 × 10¹⁷ cm^–3 aufweist, wobei im Stegbereich unterhalb der Gate-Elektroden eine Dotierkonzentration von 5 × 10¹⁷ cm vorliegt. Mit einem solchen Dotierprofil lässt sich ein Kanalschichtlängen-zu-Kanalschichtbreiten-Verhältnis von 2,5 erzielen, wobei gleichzeitig für eine ausreichend hohe Stromstärke unter Vermeidung eines Durchbruchs unterhalb des Kanalbereiches gesorgt wird.
Gemäß einer zweiten bevorzugten Ausführungsform ist in der Kanalschicht ein Dotierprofil vorgesehen, das zu der mit der Kondensatorelektrode verbundenen Source/Drain-Elektrode hin abnimmt, wobei die Dotierkonzentration im Bereich der mit der Kondensatorelektrode verbundenen Source/Drain-Elektrode höchstens 5 × 10¹⁷ cm^–3 beträgt. Mit einem solchen Dotiergradienten der Kanalschicht lässt sich ein Kanalschichtlängen- zu-Breitenverhältnis von 1 erzielen, wobei gleichzeitig für eine ausreichend hohe Stromstärke zum Laden des Kondensators unter Verhindern eines Durchbruchs unter der Kanalschicht gesorgt ist.
5A bis E zeigt eine mögliche Prozessfolge zum Ausbilden einer erfindungsgemäßen dynamischen Speicherzelle in einem DRAM-Speicher, wobei die Speicherzelle mit einem Grabenkondensator versehen ist. Die Ausbildung der einzelnen Strukturen der dynamischen Speicherzelle erfolgt dabei vorzugsweise mit Hilfe der Siliciumplanartechnik, die aus einer Abfolge von jeweils ganzflächig an der Oberfläche einer Silicium-Halbleiterscheibe wirkenden Einzelprozessen besteht, wobei über geeignete Maskierungsschichten gezielt eine lokale Veränderung des Siliciumsubstrats durchgeführt wird. Bei der DRAM-Speicherherstellung wird vorzugsweise gleichzeitig eine Vielzahl von dynamischen Speicherzellen ausgebildet. Im Folgenden wird die Erfindung am Beispiel der Ausbildung zweier miteinander über eine gemeinsame Bitleitung verbundener Speicherzellen erläutert. In den 5A bis 5E ist jeweils ein Querschnitt durch die Siliciumscheibe nach dem jeweils zuletzt beschriebenen Einzelprozess gezeigt. Es wird dabei im Folgenden nur auf die für die erfindungswesentlichen Prozessschritte zum Ausbilden der dynamischen Speicherzelle eingegangen. Soweit nicht anders erläutert, werden die Strukturen im Rahmen der üblichen DRAM-Prozessfolge ausgebildet.
5A zeigt einen Querschnitt durch die Siliciumscheibe, die vorzugsweise ein einkristallines Siliciumsubstrat 10 mit einer schwachen p-Dotierung ist. In der Siliciumscheibe 10 sind Grabenkondensatoren 100 ausgeführt, die den in 2A gezeigten Grabenkondensatoren entsprechen. Die Grabenkondensatoren werden im Rahmen der konventionellen Trench-Prozessierung mit Fotolithografietechnik hergestellt, wobei an gegenüberliegenden Seiten jeweils ein einseitiger Trench-Anschluss 106 ausgebildet ist. Die beiden gezeigten Grabenkondensatoren 100 sind dabei so ausgeführt, dass die Gräben mit einem hoch n-dotierten Polysiliciumschicht, wobei zur Dotierung vorzugsweise Arsen oder Phosphor eingesetzt wird, aufgefüllt sind, wobei die Füllung als innere Kondensatorelektrode 101 dient. Die Polysiliciumfüllung 101 ist im unteren Bereich von einer Dielektrikumsschicht 102, die aus einem Stapel dielektrischer Schichten bestehen kann, und die sich durch eine hohe Dielektrizitätskonstante auszeichnet, umgeben.
Um die Dielektrikumsschicht 102 wiederum ist eine hoch n-dotierte Schicht 103, die als zweite Kondensatorelektrode dient, ausgebildet ist. An die Dielektrikumsschicht 102 anschließend ist um die innere Kondensatorelektrode 101 herum eine Kragenoxidschicht 104 ausgebildet, in der einseitig der Kondensatoranschluss 106 vorgesehen ist. Der Grabenkondensator 100 ist weiterhin mit einer Oxidschicht 105 abgedeckt. Auf der rückwärtigen Seite des schwach p-dotierten Halbleitersubstrats 10 ist ein Substratanschluss 90, vorzugsweise in Form eines hoch p-dotierten Bereiches ausgebildet. Auf der Halbleiteroberfläche ist um die Grabenkondensatoren herum außerdem eine dünne Oxidschicht 109 vorgesehen.
In einer weiteren Prozessfolge werden nun zwischen den beiden Grabenkondensatoren 100 als Double-Gate-Feldeffekttransistoren ausgelegte Auswahltransistoren ausgebildet. Hierzu wird nach Beseitigung der Oxidschicht 109 mit einem ersten Lithografieschritt die stegförmig ausgebildete Kanalschicht im Siliciumsubstrat 10 festgelegt. Anschließend werden mit einer anisotropen Ätzung Gräben im Halbleitersubstrat ausgeführt, die die Kanalschichtbereiche festlegen. Die Ätztiefe ist in 5B punktiert eingezeichnet. Nach dem Beseitigen der Fotolithografiemaske wird wiederum eine dünne Oxidschicht 110 auf der Siliciumscheibe 10 ausgebildet. Ein Querschnitt durch die Siliciumscheibe nach diesem Prozessschritt ist in 5B gezeigt.
In einer weiteren Prozessfolge wird dann seitlich um die freigeätzten Kanalschichten herum eine Gateoxid-Schicht durch Oxidation erzeugt und anschließend eine Polysiliciumabscheidung vorgenommen, um die Gate-Elektroden zu erzeugen. In der Polysiliciumschicht wird weiterhin eine hohe n-Dotierung, vorzugsweise mit Phosphor, ausgeführt. Nach einer Gate-Lithografie, bei der die Bereiche der Gate-Elektroden um die Kanalschicht herum, aber beabstandet von den beiden Grabenkondensatoren festgelegt werden, wird die Gateelektroden 207 mit dem darunter liegenden Gateoxiden freigeätzt. Über den Gate-Elektroden 207 werden dann quer zu den Speicherzellen verlaufend die Wortleitungen in Form einer weiteren hoch dotierten Polysiliciumschicht 170 hergestellt. 5 zeigt einen Querschnitt durch die Siliciumscheibe, bei der vier Wortleitungen 170 auf der Halbleiteroberfläche ausgebildet sind, zwei über den entsprechenden Gate-Elektroden 207 der Double-Gate-Feldeffekttransistoren und zwei über den seitlich angeordneten Grabenkondensatoren 100, die zum Anschluss der in Form eines Checkerboards angeordneten nächsten Reihe von DRAM-Speicherzellen dienen. Die Wortleitungen 170 werden von einer Siliciumspacerschicht 171 eingefasst, die durch Aufbringung einer Siliciumnitridschicht und anschließendem Rückätzen ausgebildet wird. Ein Querschnitt durch die Siliciumscheibe nach der Spacerprozessierung ist in 5C gezeigt.
Durch die verbleibende Siliciumoxidschicht 110 hindurch werden dann die Source/Drain-Elektroden 201, 202 der n-Kanal-Transistoren z. B. durch Ionenimplantation mit Arsen ausgeführt. Ein Querschnitt durch die Siliciumscheibe mit den hoch n-dotierten Source/Drain-Elektroden ist in 5D gezeigt. Zwischen den beiden Grabenkondensatoren 100 werden dabei drei dotierte Bereiche ausgebildet, wobei die beiden an die Grabenkondensatoren angrenzenden Dotierbereiche 202 als zweite Source/Drain-Elektroden der beiden Auswahltransistoren 200 dienen. Das zwischen den beiden Kanalbereichen ausgebildete hoch n-dotierte Gebiet 201 dient als gemeinsame erste Source/Drain-Elektrode für beide Auswahltransistoren 200. Die ge meinsame Source/Drain-Elektrode 201 wird dann in einer weiteren Prozessfolge an eine Bitleitung angeschlossen, wobei in einem ersten Prozessschritt eine Oxidschicht 111 aufgebracht wird, in der selbstjustierend einen Metallblock 161 zur Ankontaktierung der ersten Source/Drain-Elektrode 201 ausgeführt wird, auf dem wiederum quer verlaufend die Bitleitungsbahn 160 ausgeführt ist. Ein Querschnitt durch die Siliciumscheibe nach diesem Prozessschritt ist in 5E gezeigt.
Eine alternative Ausführungsform zur Herstellung einer erfindungsgemäßen DRAM-Speicherzelle in einem DRAM-Speicher mit einem Double-Gate-Feldeffekttransistor und einem Grabenkondensator ist in der Prozessfolge 6A bis 6D dargestellt. Die einzelnen Figuren zeigen jeweils eine schematische Aufsicht auf die Siliciumscheibe 10 sowie einen Querschnitt nach dem jeweils zuletzt ausgeführten Prozessschritt. Auf der Siliciumscheibe 10 werden dabei ähnlich wie der in 5 dargestellten Prozessfolge eine Anordnung von Grabenkondensatoren 100 ausgeführt, wobei eine Vielzahl von Grabenkondensatoren regelmäßig in Reihen angeordnet und benachbarte Reihen von Grabenkondensatoren versetzt ausgeführt sind. Jeder Grabenkondensator 100 weist eine innere Kondensatorelektrode 101 auf, die vorzugsweise als hoch n-dotierter Polysiliciumblock ausgeführt ist, der durch eine seitliche Dielektrikumsschicht 102 von einer äußeren Elektrode 103, die als Dotiergebiet im unteren Bereich ausgeführt ist (nicht gezeigt), abgegrenzt ist. Auf dem Grabenkondensator 100 ist eine blockförmige Oxiddeckschicht 105 ausgeführt, die von einer Siliciumnitridschicht 112 umgeben ist. Die Siliciumscheibe mit den so ausgeführten Grabenkondensatoren 100 ist in 6A dargestellt.
In einem nächsten Prozessschritt werden dann mithilfe eines Hartmaskenlithografieprozesses streifenförmige Hartmaskenschichten 113, vorzugsweise aus SiON oder einem sogenannten Low-K-Material hergestellt, wobei die Hartmaskenschichten 113 streifenförmig parallel zu den Reihen von Grabenkondensatoren 100 verlaufen. Die Hartmaskenschichtstreifen 113 sind dabei im Wesentlichen zwischen den Reihen von Grabenkondensatoren angeordnet sind und überdecken die Grabenkondensatoren teilweise. An den Stufen der Hartmaskenschichtstreifen 113 wird durch Aufbringen einer Oxidschicht und anschließendem Rückätzen Spacerschichten 114 erzeugt. Eine Aufsicht auf die Halbleiterscheibe und ein Detail-Querschnitt nach diesem Prozessschritt sind in 6B dargestellt.
Als nächstes wird ein anisotroper Ätzschritt ausgeführt, um die zwischen den Hartmaskenschichtstreifen 113 und den sich daran anschließenden Spacerschichten 114 freiliegenden Oberfläche bis zu einer vorgegebenen Tiefe im Siliciumsubstrat 10 zu öffnen. In einem weiteren Prozessschritt wird dann der freigeätzte Bereich zwischen den Hartmaskenschichtenstreifen 113 und den sich anschließenden Spacerschichten 114 wiederum mit dem als Spacerschichtmaterial eingesetzten Siliciumdioxid aufgefüllt und dann die Hartmaskenschichtstreifen entfernt. Durch anschließendes anisotropes Ätzen der unter den Hartmaskenschichtenstreifen freigelegten Oberfläche werden dann nochmals Gräben mit derselben Tiefe wie im ersten Ätzschritt ausgeführt. Dann wird das Spacerschichtmaterial entfernt. Eine Aufsicht auf die Halbleiterscheibe bzw. ein Querschnitt durch die Halbleiterscheibe nach diesem Prozessschritt ist in 6C gezeigt.
In einer weiteren Prozessfolge wird dann großflächig Siliciumdioxid 115 als Isolatorschicht und Gateoxid-Schicht aufgebracht. Anschließend wird eine Polysiliciumschicht 116 abgeschieden und planarisiert. Die Polysiliciumschicht 116 wird dotiert und in einem weiteren Lithografieprozess strukturiert, um die seitlichen Gate-Elektroden und die quer verlaufenden Wortleitungen, ähnlich wie bei der in 5 dargestellten Prozessfolge ausgebildet. In den freiliegenden Bereichen zwischen den Wortleitungen mit den darunter liegenden Gate-Elektroden werden dann die Source/Drain-Implantate ausgeführt und anschließend mit einer Isolatorschicht 117 abgedeckt, durch die hindurch dann die eine Source/Drain- Elektrode des Transistors mit Hilfe von Kontaktblocks an eine anschließend aufgebrachte Bitleitung 260 ankontaktiert wird. Eine Aufsicht und ein Querschnitt durch die Siliciumscheibe nach diesem abschließenden Prozessschritt zum Ausbilden der dynamischen Speicherzellen ist in 6D gezeigt.
Neben der beiden anhand 5 und 6 gezeigten Prozessfolgen zum Ausbilden von dynamischen Speicherzellen mit dreidimensionalem Speicherkondensator und planarem Double-Gate-Auswahltransistor kann auch auf andere Prozessfolgen zum Ausbilden von dreidimensionalen Speicherkondensatoren und Double-Gate-Auswahltransistoren zurückgegriffen werden. Weiterhin besteht die Möglichkeit, den Leitfähigkeitstyp der dotierten Gebiete in den Speicherzellen komplementär auszuführen. Darüber hinaus können die angegebenen Materialien zur Ausbildung der verschiedenen Schichten durch andere in diesem Zusammenhang bekannte Materialien ersetzt werden.

Claims

DRAM-Speicherzelle mit einem horizontal an einer Halbleitersubstrat-Oberfläche angeordneten Auswahltransistor (200, 400), der eine erste Source/Drain-Elektrode (201, 401), eine zweite Source/Drain-Elektrode (202, 402), eine zwischen der ersten und der zweiten Source/Drain-Elektrode im Halbleitersubstrat angeordnete Kanalschicht und eine entlang der Kanalschicht (203, 403) angeordnete, von der Kanalschicht elektrisch isolierte Gate-Elektrode (207, 407) aufweist, einem Speicherkondensator (100, 300), der eine erste Kondensator-Elektrode (101, 301) und eine von der ersten Kondensator-Elektrode isolierte, zweite Kondensator-Elektrode (103, 303) aufweist, wobei eine der Kondensator-Elektroden des Speicherkondensators mit einer der Source/Drain-Elektroden des Auswahltransistors elektrisch leitend verbunden ist, und einer rückseitigen Halbleitersubstrat-Elektrode (90, 91), dadurch gekennzeichnet, dass die Gate-Elektrode die Kanalschicht (207, 407) an wenigstens zwei gegenüberliegenden Seiten umschließt.
DRAM-Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, dass die Gate-Elektrode (407) im Querschnitt im Wesentlichen U-förmig ausgebildet ist und die Kanalschicht an drei Seiten umschließt.
DRAM-Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass eine mit der Gate-Elektrode (407) elektrisch leitend verbundene Wortleitung (71) quer über der Kanalschicht verläuft.
DRAM-Speicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Kanalschicht (203, 403, 501) im Wesentlichen stegförmig auf dem Halbleitersubstrat ausgebildet ist.
DRAM-Speicherzelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Kanalschicht (203, 403, 501) über die Kanalschichthöhe eine im Wesentlichen homogene Dotierung aufweist.
DRAM-Speicherzelle nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Kanalschichtdotierung eine Dotieratomkonzentration von höchstens 1·10¹⁷ cm^–3 aufweist und unterhalb der Kanalschicht eine Dotieratomkonzentration von mindestens 5·10¹⁷ cm^–3 vorliegt.
DRAM-Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, dass die Kanalschichtlänge mindestens dem 2,5fache der Kanalschichtbreite entspricht.
DRAM-Speicherzelle nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Kanalschichtdotierung über die Kanalschichtlänge zu der mit der Kondensatorelektrode verbundenen Source/Drain-Elektrode hin abnimmt, wobei die Dotieratomkonzentration an der mit der Kondensatorelektrode verbundenen Source/Drain-Elektrode höchstens 5·10¹⁷ cm^–3 beträgt.
DRAM-Speicherzelle nach Anspruch 8, dadurch gekennzeichnet, dass die Kanalschichtlänge mindestens der Kanalschichtbreite entspricht.
DRAM-Speicherzelle nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der Speicherkondensator als Grabenkondensator (100) ausgebildet ist, der seitlich an den Auswahltransistor angrenzend, vorzugsweise im Wesentlichen unterhalb des Auswahltransistors angeordnet ist, wobei eine in einem Graben angeordnete innere Kondensator-Elektrode (101) mit der einen Source/Drain-Elektrode (202) elektrisch leitend verbunden ist.
DRAM-Speicherzelle nach Anspruch 10, dadurch gekennzeichnet, dass die eine Source/Drain-Elektrode über der im Graben angeordnete inneren Kondensator-Elektrode angeordnet ist.
DRAM-Speicherzelle nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der Speicherkondensator als Stapelkondensator (300) ausgebildet ist, der seitlich an den Auswahltransistor angrenzend, vorzugsweise im Wesentlichen oberhalb des Auswahltransistors angeordnet ist, wobei die innenliegende Kondensator-Elektrode (301) mit der einen Source/Drain-Elektrode (402) elektrisch leitend verbunden ist.
DRAM-Speicher mit einer Vielzahl von DRAM-Speicherzellen nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass die DRAM-Speicherzellen matrixförmig auf dem Halbleitersubstrat angeordnet sind.
Verfahren zum Herstellen einer DRAM-Speicherzelle, wobei in einem Halbleitersubstrat horizontal an einer Halbleitersubstrat-Oberfläche ein Auswahltransistor, der eine erste Source/Drain-Elektrode, eine zweite Source/Drain-Elektrode, eine zwischen der ersten und der zweiten Source/Drain-Elektrode im Halbleitersubstrat angeordnete Kanalschicht und eine entlang der Kanalschicht angeordnete, von der Kanalschicht elektrisch isolierte Gate-Elektrode aufweist, ein Speicherkondensator, der eine erste Kondensator-Elektrode und eine von der ersten Kondensator-Elektrode isolierte, zweite Kondensator-Elektrode aufweist, wobei eine der Kondensator-Elektroden des Speicherkondensators mit einer der Source/Drain-Elektroden des Auswahltransistors elektrisch leitend verbunden ist, und eine rückseitigen Halbleitersubstrat-Elektrode ausgebildet werden, dadurch gekennzeichnet, dass die Gate-Elektrode so ausgelegt wird, dass die Gate-Elektrode die Kanalschicht an wenigstens zwei gegenüberliegenden Seiten umschließt.
Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die Gate-Elektrode im Querschnitt im Wesentlichen U-förmig ausgebildet wird, um die Kanalschicht an drei Seiten zu umschließen.
Verfahren nach Anspruch 14 oder 25, dadurch gekennzeichnet, dass die Kanalschicht im Wesentlichen stegförmig auf dem Halbleitersubstrat ausgebildet wird.
Verfahren nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass die Kanalschicht mit einer über die Kanalschichthöhe im Wesentlichen homogenen Dotierung versehen wird.
Verfahren nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, dass die Kanalschichtdotierung eine Dotieratomkonzentration von höchstens 1·10¹⁷ cm^–3 erhält und unterhalb der Kanalschicht eine Dotieratomkonzentration von mindestens 5·10¹⁷ cm^–3 ausgeführt wird.
Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die Kanalschicht mit einer Kanalschichtlänge von mindestens dem 2,5fache der Kanalschichtbreite ausgeführt wird.
Verfahren nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, dass die Kanalschichtdotierung mit einer über die Kanalschichtlänge zu der mit der Kondensatorelektrode verbundenen Source/Drain-Elektrode hin abnehmenden Dotieratomkonzentration ausgeführt wird, wobei die Dotieratomkonzentration an der mit der Kondensatorelektrode verbundenen Source/Drain-Elektrode höchstens 5·10¹⁷ cm^–3 beträgt.
Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass die Kanalschicht mit einer Kanalschichtlänge ausgeführt wird, die mindestens der Kanalschichtbreite entspricht.
Verfahren nach einem der Ansprüche 14 bis 21, dadurch gekennzeichnet, dass der Speicherkondensator als Grabenkondensator ausgebildet wird, die seitlich an den Auswahltransistor angrenzend, vorzugsweise im Wesentlichen unterhalb des Auswahltransistors angeordnet ist, wobei eine in einem Graben angeordnete innere Kondensator-Elektrode mit der einen Source/Drain-Elektrode elektrisch leitend verbunden wird.
Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass die einen Source/Drain-Elektrode über der im Graben angeordnete inneren Kondensator-Elektrode ausgeführt wird.
Verfahren nach Anspruch 23, gekennzeichnet durch die Verfahrenschritte: A) Ausbilden einer Vielzahl von regelmäßig in Reihen angeordneten Grabenkondensatoren in dem Halbleitersubstrat, wobei die Grabenkondensatoren von benachbarten Reihen gegeneinander versetzt angeordnet sind und jeder Grabenkondensator eine inneren Elektrode, die als ein mit vorzugsweise dotiertem Polysilizium gefüllter Graben ausgebildet wird, eine die Grabenfüllung umgebenden Dielektrikumschicht und eine die Dielektrikumschicht wenigstens in einem unteren Bereich umgebende äußere Elektrode aufweist; B) Ausbilden einer streifenförmigen Hartmaskenschicht parallel zu den Reihen von Grabenkondensatoren, wobei die Hartmaskenschichtstreifen im Wesentlichen zwischen den Reihen von Grabenkondensatoren angeordnet sind und die Grabenkondensatoren teilweise überdecken; C) Erzeugen von Spacerschichten an den Stufen der Hartmaskenschichtstreifen; D) anisotropes Ätzen der zwischen den Hartmaskenschichtstreifen und den sich anschließenden Spacerschichten freiliegenden Oberflächen bis zu einer vorgebenen Tiefe; E) Auffüllen der freigeätzten Bereich zwischen den Hartmaskenschichtstreifen und den sich anschließenden Spacerschichten mit Spacerschichtmaterial; F) Entfernen der Hartmaskenschichtstreifen; G) anisotropes Ätzen der unter den Hartmaskenschichtstreifen freigelegten Oberflächen bis zu der vorgebenen Tiefe; H) Entfernen des Spacerschichtmaterials; I) großflächiges Erzeugen einer Isolatorschicht; J) Aufbringen einer Polysiliziumschicht; K) Ausführen der Gateelektroden; und L) Ausführen der Source/Drain-Dotierungen.
Verfahren nach einem der Ansprüche 14 bis 21, dadurch gekennzeichnet, dass der Speicherkondensator als Stapelkondensator ausgebildet wird, der seitlich an den Auswahltransistor angrenzend, vorzugsweise im Wesentlichen oberhalb des Auswahltransistors angeordnet ist, wobei eine innenliegende Kondensator-Elektrode mit der einen Source/Drain-Elektrode elektrisch leitend verbunden wird.