DE102004041622A1 - Halbleiterbauteil - Google Patents

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Akio Sugi
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Fuji Electric Holdings Ltd
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Abstract

Der Erfindung liegt das Problem zugrunde, eine hohe Integration, einen erniedrigten Ein-Widerstand, eine Reduktion der Schaltverluste und eine hohe Betriebsgeschwindigkeit in einem mit einem lateralen IGBT aufgebauten Halbleiterbauteil zu ermöglichen und außerdem Fehlfunktionen wie ein unbeabsichtigtes Sperren zu verhindern, wenn IGBTs oder ein IGBT und CMOS-Bauelement zusammen integrierbar sind. DOLLAR A Dies wird durch folgende Maßnahmen erreicht: In einem SOI-Substrat 100 mit einem Trägersubstrat 102, einer Oxidschicht 103 und einer p-leitenden Halbleiterschicht 101 ist ein inselartiger elementenbildender Bereich 104 vorhanden, der von der Umgebung durch einen Grabentrennbereich 105 einschließlich einer Isolierschicht 107, die an der Innenwand eines Trenngrabens 106 ausgebildet ist, getrennt ist. Im elementenbildenden Bereich 104 ist ein Graben 202 ausgebildet, in dem eine Steuerelektrode 104 unter Zwischenlage einer Steuerelektroden-Isolierschicht 203 gebildet ist. Am Boden oder Grund des Grabens 202 ist zum Beispiel eine Kollektorregion 209 gebildet und außerdem ist eine Emitterregion 211 an der Außenseite des Grabens 202 vorhanden.

Description

  • Die Erfindung bezieht sich auf ein Halbleiterbauteil und betrifft speziell ein Halbleiterbauteil mit isolierter Steuerelektrode, das einen niedrigen Ein-Widerstand hat und für einen integrierten Schaltkreis (IC) hoher Durchbruchspannung zum Steuern eines hohen Stroms, beispielsweise für einen IC für eine Schalt-Stromquelle, einen IC zum Treiben eines automotiven Leistungssystems oder einen IC für den Treiber eines Plasma-Bildschirms, verwendet wird.
  • In den letzten Jahren wurden mit der rapiden Verbreitung von tragbaren Informationshilfen und der Entwicklung der Informationstechnologie Leistungs-ICs, die Leistungs-MOSFETs enthalten, zunehmend wichtig. Soweit ein Leistungs-IC mit einem lateralen Leistungs-MOSFET und einer Steuerschaltung hierfür zusammen integriert wurden, gingen die Wünsche dahin, die Größe zu vermindern, den Leistungsbedarf zu erniedrigen, die Zuverlässigkeit zu erhöhen und die Kosten zu reduzieren, jeweils im Vergleich zu früheren Anordnungen einer Kombination eines diskreten Leistungs-MOSFETs mit Steuer- und Treiberschaltungen. Die Entwicklung geht also dahin, auf der Basis von CMOS-Prozessen laterale Leistungs-MOSFETs hoher Betriebsleistung zu schaffen.
  • Die Entwicklungen werden in letzter Zeit mit Intensität an einem lateralen Leistungs-Graben-MOSFET (im folgenden abgekürzt als "TLPM", trench lateral power MOSFET) durchgeführt, da dessen Möglichkeiten der weiteren Erniedrigung des Ein-Widerstands und der weitern Erhöhung der Packungsdichte beim Integrieren in einen Leistungs-IC im Vergleich zu denen der frühen planaren lateralen Leistungs-MOSFETs überlegen sind. Die TLPMs können in zwei Typen eingeteilt werden, nämlich einen Typ, gemäß dem ein Abflußkontakt ("drain") am Grund eines Grabens hergestellt ist (im folgenden bezeichnet als "TLPM/D"), und einen Typ, gemäß dem ein Quellenkontakt ("source") am Grund des Grabens geschaffen ist (im folgenden bezeichnet als "TLPM/S") (siehe JP-A-2002-353447, und A. Sugi und weitere: "A 30V Class Extremly Low On-resistance Meshed Trench Lateral Power MOSFET", IEEE IDEM , (US), 2002, Technical Digest, Seiten 297 bis 300; und N. Fujishima u.a., "A Low On-resistance Trench Lateral Power MOSFET in a 0.6 μm Smart Power Technology for 20–30 V Applications", IEEE IEDM (US), 2002, Technical Digest, S. 455–458).
  • Im folgenden werden ein TLPM/D und ein TLPM/S nach dem Stand der Technik erläutert. Bei einem bekannten TLPM/D ist in einem z. B. p–-leitenden Halbleitersubstrat ein Graben gebildet ist, der gefüllt ist mit einer Steuerelektroden-Isolierschicht, einer Steuerelektrode, einem Zwischenschicht-Isolator und einer vergrabenen Elektrode, die in dieser Reihenfolge von der Seitenwand des Grabens zu dessen Zentrum zu angeordnet sind. In der unteren Hälfte des Grabens befindet sich eine Isolierschicht, die dicker ist als die Steuerelektroden-Isolierschicht, um die Spannungsfestigkeit sicherzustellen. Unterhalb des Grabengrunds befindet sich eine Abflußregion, und außerhalb der oberen Hälfte des Grabens befinden sich eine p-leitende Basisregion, und oberhalb der p-leitenden Basisregion eine Quellenregion. Die vergrabene Elektrode ist am Grund des Grabens mit der Abflußregion, und an ihrem oberen Ende mit einer Abflußelektrode elektrisch verbunden, während mit der Quellenregion eine Quellenelektrode elektrisch verbunden ist, die einen Zwischenschicht-Isolator, der die Oberfläche des Substrats bedeckt, durchdringt.
  • Vergleichbar ist die Struktur bei einem TLPM/S. Die Basisregion ist hier unterhalb des Grunds des Grabens ausgebildet und umgibt ihn, und Unerhalb dieser Basisregion befindet sich unter dem Grabengrund die Quellenregion, mit der die vergrabene Elektrode elektrisch verbunden ist. Die n+-leitende Abflußregion ist mit der Abflußelektrode elektrisch verbunden und durchdringt den Zwischenschicht-Isolator auf der Oberfläche des Substrats und einen auf diesem ausgebildeten Zwischenschicht-Isolator. Mit der vergrabenen Elektrode ist an deren oberem Ende die Quellenelektrode elektrisch verbunden, die ebenfalls durch den Isolator hindurchdringt.
  • Bei einem MOSFET ist ein niedrigerer Ein-Widerstand je Flächeneinheit allgemein erwünscht. Eine der wichtigen Parameter zum Bestimmen des Ein-Widerstands je Flächeneinheit ist die Kanalbreite je Flächeneinheit, bezeichnet als Kanaldichte, die invers proportional dem Elementenschritt des MOSFETs ist. Bei den erläuterten TLPMs ist ein Transistor an den Seitenwänden des Grabens ausgebildet, der dazu beiträgt, daß der Elementenschritt in der Größenordnung der Hälfte des Elementenschritts bei einem früheren planaren Leistungs-MOSFET ist. Beim TLPM wird also die Kanaldichte etwa zweimal so groß wie die des früheren planaren Leistungs-MOSFETs, wodurch der Ein-Widerstand um die Hälfte reduziert wird.
  • Ein MOSFET ist jedoch eine monopolare Vorrichtung, die mit Majoritätsträgern arbeitet, bei denen ein Strom nur an der Bauelementoberfläche fließt. Insofern kann die Reduktion des Ein-Widerstands pro Flächeneinheit immer noch weiter verbessert werden. Wenn darüber hinaus die MOSFETs in einen Leistungs-IC eingebaut werden, müssen die Elemente voneinander durch Übergangsschicht-Trenntechnik getrennt werden. Die Integration des TLPM und eines CMOS-Bauelements zum Steuern des TLPM kann also möglicherweise ein unerwünschtes Sperren ("latch-up") aufgrund der Interaktion zwischen den Transistoren bewirken.
  • Es wurde deshalb eine Anordnung vorgeschlagen, bei der anstelle des MOSFETs ein Bipolartransistor mit isolierter Steuerelektrode, ein sogenannter IGBT (Isolated Gate Bipolar Transistor), verwendet wird, um die Elemente voneinander durch eine Dielektrik-Isolationstechnik zu trennen. Der IGBT, der ein bipolares Bauelement ist, hat den Vorteil, daß der Ein-Widerstand erniedrigt werden kann, indem eine Leitungsmodularion angewandt wird. Die Anmelderin hat bereits eine Patentanmeldung für einen planaren lateralen IGBT eingereicht, bei dem die SOI-Technik (Silizium auf Isolator, Silicon-on-insulater-Technology) angewandt wird (zum Beispiel JP-A-6-151576).
  • Bei einem planaren lateralen IGBT nach dem Stand der Technik ist eine monokristalline Halbleiterschicht aus Siliziumhalbleiter auf einer auf der Oberfläche des Trägersubstrats angeordneten Oxidschicht ausgebildet. In der Halbleiterschicht ist ein elementenbildender Bereich wie eine Insel ausgebildet, der mittels einer Grabenisolierung durch einen Graben-Trennbereich abgetrennt ist, der durch einen Trenngraben gebildet wird, der seitwärts durch die Halbleiterschicht hindurchgreift und die Oxidschicht erreicht, wobei an der Innenseite des Trenngrabens eine dielektrische Schicht sitzt und Polysilizium den Raum innerhalb der dielektrischen Schicht füllt. In diesem elementenbildenden Bereich ist an der Oberflächenschicht der Silizium-Halbleiterschicht eine Driftregion geschaffen, in der eine Kollektorregion gebildet ist, und ist an der Oberfläche die Basisregion neben der Driftregion vorhanden. Eingeschlossen in dieser Basisregion befinden sich eine Emitterregion und eine weitere Basisregion. An der Oberfläche der Silizium-Halbleiterschicht befindet sich zwischen der Emitterregion und der Driftregion eine Steuerelektrode, und mit der Kollektorregion ist eine Kollektorelektrode elektrisch verbunden. Eine Emitterelektrode ist sowohl mit der Emitterregion als auch mit der Basisregion elektrisch verbunden.
  • Der Ein-Widerstand des planaren lateralen IGBT, der auf ein Viertel des Ein-Widerstands eines planaren lateralen MOSFETs mit gleicher Baugröße gebracht worden ist, soll weiterhin auf die Hälfte des Ein-Widerstands des TLPMs, wie er beschrieben wurde, gebracht werden. Weiterhin soll eine Struktur mit Silizium auf einem Isolator, eine "SOI"-Struktur (Silicon On Insulator), durch die das Trägersubstrat und die Bauelemente voneinander getrennt werden, einen Substratstrom verhindern und so ermöglichen, die Schaltverluste zu reduzieren und die Operationsgeschwindigkeit zu erhöhen. Außerdem soll das Einführen der dielektrischen Trenntechnik die gegenseitige Einwirkung zwischen dem IGBT und den Transistoren, wenn die IGBTs oder ein IGBT und ein CMOS zusammen integriert werden, unterbinden. Dies ermöglicht es, ein unerwünschtes Sperren (latch-up) aufgrund eines parasitären Thyrisors zu eliminieren.
  • Bei der Konstruktion des früheren planaren lateralen IGBTs muß jedoch die lateral, nämlich in der zur Dicke rechtwinkeligen Richtung, gebildete Driftregion seitwärts vergrößert werden, um die Durchbruchspannung zu erhöhen. Hierdurch wird das Integrieren des IGBTs erschwert und es ergibt sich auch das Problem, daß die seitwärts vergrößerte Driftregion eine Vergrößerung des Elementenschritts bewirkt, was zu einem erhöhten Ein-Widerstand führt.
    •
  • Die Erfindung wurde in Anbetracht der obigen Probleme mit dem Ziel gemacht, ein Halbleiterbauteil zu schaffen, das mit einem lateralen Graben-IGBT (im folgenden bezeichnet als TL-IGBT) versehen ist, und zwar mit einem kleinem Elementenschritt, aufgrund dessen der IGBT in hohem Maß integriert werden kann. Darüber hinaus soll aufgrund der Erfindung der Substratstrom des TL-IGBT im mit dem TL-IGBT versehenen Halbleiterbauteil beseitigt werden, wodurch die Schaltverluste reduziert und eine hohe Betriebsgeschwindigkeit realisiert werden können.
  • Vorzugsweise soll durch die Erfindung der Ein-Widerstand des Halbleiterbauteils, das mit dem TL-IGBT versehen ist, so erniedrigt werden, daß er unter dem Ein-Widerstand in einem TLPM und einem planaren lateralen IGBT liegt. Weiterhin soll vorzugsweise ein unerwünschtes Sperren in einem Halbleiterbauteil, in den die TL-IGBTs zusammen integriert sind, verhindert werden oder sollen Fehlfunktionen aufgrund der gegenseitigen Beeinflussung zwischen den Transistoren im Halbleiterbauteil, in dem der TL-IGBT und Elemente wie CMOS-Bauelemente miteinander integriert sind, verhindert werden.
  • Um diese Ziele zu erreichen, ist das Halbleiterbauteil gemäß einer ersten Ausführungsform der Erfindung gekennzeichnet durch die folgenden Komponenten: eine Kollektorregion eines ersten Leitfähigkeitstyps, die an der Unterseite des Grunds des Grabens angeordnet ist; eine Emitterregion eines zweiten Leitfähigkeitstyps, die außerhalb des Grabens in einem Oberflächenschichtbereich der Halbleiterschicht angeordnet ist; eine Basisregion des ersten Leitfähigkeitstyps, die zwischen der Emitterregion und der Kollektorregion angeordnet ist; eine Driftregion des zweiten Leitfähigkeitstyps, die zwischen der Basisregion und der Kollektorregion angeordnet ist; eine Steuerelektroden-Isolierschicht, die an der Innenseite des Grabens angeordnet ist; eine Steuerelektrode, die an der Innenseite der Steuerelektroden-Isolierschicht angeordnet ist; einen Zwischenschicht-Isolator, der an der Innenseite der Steuerelektrode angeordnet ist; eine vergrabene Elektrode, die an der Innenseite des Zwischenschicht-Isolators angeordnet und elektrisch mit der Kollektorregion am Grund des Grabens verbunden ist; eine Kollektorelektrode, die elektrisch mit der vergrabenen Elektrode verbunden ist; und eine Emitterelektrode, die elektrisch sowohl mit der Emitterregion als auch mit der Basisregion verbunden ist.
  • Im Rahmen der ersten Ausführungsform kann das Halbleiterbauteil einen Aufbau mit weiterhin einem Isolator, der dicker ist als die Steuerelektroden-Isolierschicht und in einem unteren Halbabschnitt des Grabens angeordnet ist, haben.
  • Durch die Erfindung nach der ersten Ausführungsform wird ein Halbleiterbauteil erhalten, das mit einem TL-IGBT versehen ist, dessen Steuerelektrode im im Halbleitersubstrat ausgebildeten Graben befindlich ist und der einen Strompfad nahe der Seitenwand oder der Bodenfläche des Grabens hat. Außerdem ist bei diesem Halbleiterbauteil der TL-IGBT in einem SOI-Substrat ausgebildet.
  • Zum Erreichen der obigen Ziele ist die Erfindung gemäß einer zweiten Ausführungsform gekennzeichnet durch die folgenden Komponenten: eine Emitterregion eines zweiten Leitfähigkeitstyps, die an der Unterseite des Grunds des Grabens angeordnet ist; eine Kollektorregion eines ersten Leitfähigkeitstyps, die außerhalb des Grabens in einem Oberflächenschichtbereich der Halbleiterschicht angeordnet ist; eine Basisregion des ersten Leitfähigkeitstyps, die zwischen der Emitterregion und der Kollektorregion angeordnet ist; eine Driftregion des zweiten Leitfähigkeitstyps, die zwischen der Basisregion und der Kollektorregion angeordnet ist; eine Steuerelektroden-Isolierschicht, die an der Innenseite des Grabens angeordnet ist; eine Steuerelektrode, die an der Innenseite der Steuerelektroden-Isolierschicht angeordnet ist; einen Zwischenschicht-Isolator, der an der Innenseite der Steuerelektrode angeordnet ist; eine vergrabenen Elektrode, die an der Innenseite des Zwischenschicht-Isolators angeordnet und elektrisch mit der Emitterregion am Grund des Grabens verbunden ist; eine Emitterelektrode, die elektrisch mit der vergrabenen Elektrode verbunden ist; und eine Kollektorelektrode, die elektrisch mit der Kollektorregion verbunden ist.
  • Im Rahmen der zweiten Ausführungsform kann das Halbleiterbauteil einen Aufbau mit weiterhin einem Isolator, der dicker ist als die Steuerelektroden-Isolierschicht und in einem oberen Halbabschnitt des Grabens angeordnet ist, haben.
  • Gemäß der zweiten Ausführungsform der Erfindung wird ein mit dem TL-IGBT versehenes Halbleiterbauteil geschaffen, dessen TL-IGBT die Steuerelektrode im im Halbleitersubstrat gebildeten Graben hat und einen Strompfad nahe der Seitenwand oder der Bodenfläche des Grabens hat. Außerdem wird ein Halbleiterbauteil erhalten, in dem der TL-IGBT in einem SOI-Substrat gebildet ist.
  • Für die erste und die zweite Ausführungsform stellen die folgenden Ergänzungen vorteilhafte Weiterbildungen dar: Das Halbleiterbauteil hat eine Pufferregion des zweiten Leitfähigkeitstyps, die die Kollektorregion umgibt; das Halbleiterbauteil ist in einem elementenbildenden Bereich gebildet, der von der Umgebung durch einen Graben-Trennbereich isolierend getrennt ist, in dem ein leitfähiges Material einen Trenngraben mit dazwischenliegender Isolierschicht füllt, wobei der Trenngraben durch die Halbleiterschicht hindurchreicht; und im Halbleiterbauteil besteht die Halbleiterschicht aus einem Siliziumhalbleiter, der auf eine Isolierschicht aufgeschichtet ist.
  • Weiterhin umfaßt zum Erreichen der oben genannten Ziele das Halbleiter bauteil gemäß einer dritten Ausführungsform der Erfindung eine auf einer Isolierschicht aufgeschichtete Siliziumhalbleiterschicht, die in eine Mehrzahl von elementenbildenden Bereichen unterteilt ist, die voneinander durch dielektrische Trennisolation mit einem Grabentrennbereich getrennt sind, in dem ein Trenngraben mit einem leitfähigen Material mit dazwischenliegender Isolierschicht gefüllt ist, wobei der Trenngraben durch die Halbleiterschicht hindurchreicht; wobei in einem ersten elementenbildenden Bereich und in einem zweiten elementenbildenden Bereich, jeweils aus der Mehrzahl der elementenbildenden Bereiche, jeweils das elementare Halbleiterbauteil nach der ersten Ausführungsform gebildet ist, wobei diese Halbleiterbauteile im ersten elementenbildenden Bereich und diese Halbleiterbauteile im zweiten elementenbildenden Bereich unterschiedlichen Leitfähigkeitstyp haben. Alternativ können im ersten elementenbildenden Bereich und im zweiten elementenbildenden Bereich, die voneinander durch die dielektrische Trennisolation getrennt sind, das Halbleiterbauteil gemäß der ersten Ausführungsform und das Halbleiterbauteil gemäß der zweiten Ausführungsform jeweils ausgebildet sein. Als weitere Alternative können die jeweiligen Halbleiterbauteile, die im ersten elementenbildenden Bereich und im zweiten elementenbildenden Bereich ausgebildet sind, die Halbleiterbauteile gemäß der zweiten Ausführungsform mit voneinander unterschiedlichen Leitfähigkeitstypen sein.
  • Gemäß der dritten Ausführungsform der Erfindung wird ein Halbleiterbauteil mit einem Aufbau geschaffen, bei dem die TL-IGBTs zusammen integriert sind, wobei jeder von den anderen durch dielektrische Trennisolationstechniken getrennt ist.
  • Schließlich umfaßt gemäß einer vierten Ausführungsform der Erfindung das Halbleiterbauteil zum Erreichen der obigen Ziele eine auf einer Isolierschicht aufgeschichtete Siliziumhalbleiterschicht, die in eine Mehrzahl von elementenbildenden Bereichen unterteilt ist, die voneinander durch dielektrische Trennisolation mit einem Grabentrennbereich getrennt sind, in dem ein Trenngraben mit einem leitfähigen Material mit dazwischenliegender Isolierschicht gefüllt ist, wobei der Trenngraben durch die Halbleiterschicht hindurchreicht; wobei in einem ersten elementenbildenden Bereich aus der Mehrzahl der elementenbildenden Bereiche das elementare Halbleiterbauelement nach der ersten oder der zweiten Ausführungsform gebildet ist und in einem zweiten elementenbildenden Bereich aus der Mehrzahl der elementenbildenden Bereiche ein planarer p-Kanal-MOSFET und/oder ein planarer n-Kanal-MOSFET zum Steuern des im ersten elementenbildenden Bereich gebildeten Halbleiterbauteils gebildet ist. Bei der vierten Ausführungsform können der p-Kanal-MOSFET und der n-Kanal-MOSFET in ihren jeweiligen elementenbildenden Bereichen voneinander durch dielektrische Trennisolation getrennt gebildet werden.
  • Anhand der vierten Ausführungsform wird ein Halbleiterbauteil mit einem Aufbau erhalten, bei dem die TL-IGBT Elemente und die CMOS-Elemente zusammen integriert sind, wobei sie jeweils voneinander durch dielektrische Trennisolationstechniken getrennt sind.
    •
  • Weitere Einzelheiten, Vorteile und Weiterbildung der Erfindung ergeben sich aus der folgenden Beschreibung bevorzugter Ausführungsbeispiele im Vergleich zum Stand der Technik unter Bezugnahme auf die Zeichnung. Es zeigen:
  • 1 einen Querschnitt durch ein Halbleiterbauteil gemäß einer ersten Ausführungsform der Erfindung;
  • 2 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der ersten Ausführungsform bei einem Prozeßschritt im Verlauf der Herstellung;
  • 3 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der ersten Ausführungsform bei einem Prozeßschritt anschließend an den in 2 dargestellten Schritt im Verlaufe der Herstellung;
  • 4 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der ersten Ausführungsform bei einem Prozeßschritt anschließend an den in 3 dargestellten Schritt im Verlaufe der Herstellung;
  • 5 einen Querschnitt durch ein Halbleiterbauteil gemäß einer Abwandlung im Rahmen der ersten Ausführungsform der Erfindung;
  • 6 einen Querschnitt durch ein Halbleiterbauteil gemäß einer zweiten Ausführungsform der Erfindung, in einer ersten Schnittebene;
  • 7 einen Querschnitt durch das Halbleiterbauteil gemäß der zweiten Ausführungsform in einer zweiten Schnittebene;
  • 8 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der zweiten Ausführungsform bei einem Prozeßschritt im Verlauf der Herstellung sowohl in der ersten als auch in der zweiten Schnittebene;
  • 9 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der zweiten Ausführungsform bei einem Prozeßschritt anschließend an den Schritt des in 8 dargestellten Zustands im Verlauf der Herstellung, in der ersten Schnittebene;
  • 10 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der zweiten Ausführungsform bei einem Prozeßschritt anschließend an den in 8 dargestellten Schritt im Verlaufe der Herstellung, in der zweiten Schnittebene;
  • 11 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der zweiten Ausführungsform bei einem Prozeßschritt anschließend an den in 9 dargestellten Schritt im Verlaufe der Herstellung, in der ersten Schnittebene;
  • 12 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der zweiten Ausführungsform bei einem Prozeßschritt anschließend an den in 10 dargestellten Schritt im Verlaufe der Herstellung, in der zweiten Schnittebene;
  • 13 einen Querschnitt durch ein Halbleiterbauteil gemäß einer Abwandlung im Rahmen der zweiten Ausführungsform in einer der ersten Schnittebene entsprechenden Querschnittsdarstellung;
  • 14 einen Querschnitt durch ein Halbleiterbauteil gemäß der Abwandlung im Rahmen der zweiten Ausführungsform in einer der zweiten Schnittebene entsprechenden Querschnittsdarstellung;
  • 15 einen Querschnitt durch ein Halbleiterbauteil gemäß einer dritten Ausführungsform der Erfindung;
  • 16 einen Querschnitt durch ein Halbleiterbauteil gemäß einer vierten Ausführungsform der Erfindung in einer ersten Schnittebene;
  • 17 einen Querschnitt durch das Halbleiterbauteil gemäß der vierten Ausführungsform in einer zweiten Schnittebene;
  • 18 einen Querschnitt durch ein Halbleiterbauelement gemäß einer fünften Ausführungsform in einer ersten Schnittebene;
  • 19 einen Querschnitt durch das Halbleiterbauteil gemäß der fünften Ausführungsform in einer zweiten Schnittebene;
  • 20 einen Querschnitt durch ein Halbleiterbauteil gemäß einer sechsten Ausführungsform der Erfindung;
  • 21 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der sechsten Ausführungsform bei einem Prozeßschritt im Verlauf der Herstellung;
  • 22 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der sechsten Ausführungsform bei einem Prozeßschritt anschließend an den in 21 dargestellten Schritt im Verlaufe der Herstellung;
  • 23 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der sechsten Ausführungsform bei einem Prozeßschritt anschließend an den in 22 dargestellten Schritt im Verlaufe der Herstellung;
  • 24 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der sechsten Ausführungsform bei einem Prozeßschritt anschließend an den in 23 dargestellten Schritt im Verlaufe der Herstellung;
  • 25 einen Querschnitt durch eine abgewandelte Ausführungsform des Halbleiterbauteils nach der sechsten Ausführungsform;
  • 26 einen Querschnitt durch ein Halbleiterbauteil gemäß einer siebten Ausführungsform der Erfindung in einer ersten Schnittebene;
  • 27 einen Querschnitt durch das Halbleiterbauelement gemäß der siebten Ausführungsform in einer zweiten Schnittebene;
  • 28 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der siebten Ausführungsform bei einem Prozeßschritt im Verlauf der Herstellung, in einer Querschnittsdarstellung, die sowohl der ersten als auch der zweiten Schnittebene entspricht;
  • 29 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der siebten Ausführungsform bei einem Prozeßschritt anschließend an den in 28 dargestellten Schritt im Verlaufe der Herstellung, in einer Querschnittsdarstellung, die sowohl der ersten als auch der zweiten Schnittebene entspricht;
  • 30 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der siebten Ausführungsform bei einem Prozeßschritt anschließend an den in 29 dargestellten Schritt im Verlaufe der Herstellung, in einer Querschnittsdarstellung, die der ersten Schnittebene entspricht;
  • 31 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der siebten Ausführungsform bei einem Prozeßschritt anschließend an den in 29 dargestellten Schritt im Verlaufe der Herstellung in einer Querschnittsdarstellung entsprechend der zweiten Schnittebene;
  • 32 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der siebten Ausführungsform bei einem Prozeßschritt anschließend an den in 30 dargestellten Schritt im Verlaufe der Herstellung in einer der ersten Schnittebene entsprechenden Querschnittsdarstellung;
  • 33 eine Querschnittsansicht zur Darstellung des Herstellungszustands des Halbleiterbauteils gemäß der siebten Ausführungsform bei einem Prozeßschritt anschließend an den in 31 dargestellten Schritt im Verlaufe der Herstellung, in einer der zweiten Schnittebene entsprechenden Querschnittsdarstellung;
  • 34 einen Querschnitt durch eine abgewandelte Ausführungsform eines Halbleiterbauteils gemäß der siebten Ausführungsform in einer Darstellung entsprechend der ersten Schnittebene;
  • 35 einen Querschnitt durch die abgewandelte Ausführungsform des Halbleiterbauteils gemäß der siebten Ausführungsform in einer Darstellung entsprechend der zweiten Schnittebene;
  • 36 einen Querschnitt durch einen TLPM/D nach dem Stand der Technik;
  • 37 einen Querschnitt durch einen TLPM/S nach dem Stand der Technik;
  • 38 einen Querschnitt durch einen planaren lateralen IGBT nach dem Stand der Technik.
  • Zur Veranschaulichung der Erfindung werden im folgenden zunächst ein TLPM/D und ein TLPM/S nach dem Stand der Technik vorgestellt. 36 zeigt im Querschnitt die Struktur eines bekannten TLPM/D, bei dem in einem p-leitenden Halbleitersubstrat 1 ein Graben 2 gebildet ist, der gefüllt ist mit einer Steuerelektroden-Isolierschicht 3, einer Steuerelektrode 4, einem Zwischenschicht-Isolator 5 und einer vergrabenen Elektrode 6, die in dieser Reihenfolge von der Seitenwand des Grabens 2 zu dessen Zentrum zu angeordnet sind. In der unteren Hälfte des Grabens 2 befindet sich eine Isolierschicht 7, die dicker ist als die Steuerelektroden-Isolierschicht 3, um die Spannungsfestigkeit sicherzustellen.
  • Die untere Hälfte des Grabens 2 ist umgeben von einem n–-leitenden Abflußregion Vergrößerungsbereich 8. Unterhalb des Grabengrunds befindet sich im Abflußregion-Vergrößerungsbereich 8 eine n+-leitende Abflußregion 9. Die vergrabene Elektrode 6 ist am Grund des Grabens 2 mit der n+-leitenden Abflußregion 9 elektrisch verbunden. Außerhalb der oberen Hälfte des Grabens 2 befindet sich eine p-leitende Basisregion 10.
  • Nahe außerhalb des Grabens 2 sind oberhalb der p-leitenden Basisregion 10 eine n+-leitende Quellenregion 11 und eine p+-leitende Füll- oder Stopfenregion 12 ("plug region") gebildet. Mit dem oberen Ende der vergrabenen Elektrode 6 ist eine Abflußelektrode 13 elektrisch verbunden, und mit sowohl der n+-leitenden Quellenregion 11 als auch der p+-leitenden Stopfenregion 12 ist eine Quellenelektrode 14 elektrisch verbunden, die einen schichtenartigen Zwischenschicht-Isolator 15, der die Oberfläche des Substrats 1 bedeckt, durchdringt.
  • 37 zeigt die entsprechende Struktur bei einem TLPM/S. Dieser weist ebenso wie das Bauelement von 36 das p–-leitende Halbleitersubstrat 1 mit dem Graben 2 auf, in dem sich die Steuerelektroden-Isolierschicht 3, die Steuerelektrode 4, der Zwischenschicht-Isolator 5 und die vergrabene Elektrode 6 befinden, die in dieser Reihenfolge von der Grabenseitenwand zum Grabenzentrum zu angeordnet sind. Nahe außerhalb der oberen Hälfte des Grabens 2 befindet sich die im Vergleich zur Steuerelektroden-Isolierschicht 3 dickere Isolierschicht 7 zur Sicherstellung der Spannungsfestigkeit.
  • Die p-leitende Basisregion 10 ist hier unterhalb des Grunds des Grabens 2 ausgebildet und umgibt ihn, und innerhalb dieser Basisregion 10 befindet sich unter dem Grabengrund die n+-leitende Quellenregion 11. Die vergrabene Elektrode 6 ist elektrisch mit der n+-leitenden Quellenregion 11 am Grund des Grabens 2 verbunden. An der Außenseite der oberen Hälfte des Grabens 2 befindet sich der n–-leitende Abflußregion Vergrößerungsbereich 8.
  • Im n–-leitenden Abflußregion Vergrößerungsbereich 8 ist die n+-leitende Abflußregion 9 ausgebildet, die ihrerseits mit der Abflußelektrode 13 elektrisch verbunden ist und durch den Zwischenschicht-Isolator 15 auf der Oberfläche des Substrats 1 und einen auf diesem ausgebildeten Zwischenschicht-Isolator 16 hindurchdringt. Mit der vergrabenen Elektrode 6 ist an deren oberem Ende die Quellenelektrode 14 elektrisch verbunden, die ebenfalls durch den Isolator 16 hindurchdringt.
  • Bei dem in den 36 und 37 dargestellten TLPM ist ein Transistor an den Seitenwänden des Grabens 2 ausgebildet, wodurch der Elementenschritt in der Größenordnung der Hälfte des Elementenschritts bei einem früheren planaren Leistungs-MOSFET ist und die Kanaldichte etwa zweimal so groß wie die des früheren planaren Leistungs-MOSFETs ist.
  • Bei einer solchen monopolaren Vorrichtung müssen die Elemente voneinander durch Übergangsschicht-Trenntechnik getrennt werden. Soll aber anstelle des MOSFETs ein Bipolartransistor mit isolierter Steuerelektrode, ein sogenannter IGBT (Isolated Gate Bipolar Transistor), der ein bipolares Bauelement ist, verwendet werden, um die Elemente voneinander durch eine Dielektrik-Isolationstechnik zu trennen, so ergibt sich der Vorteil eines erniedrigten Ein-Widerstands.
  • 38 zeigt im Querschnitt die Struktur eines planaren lateralen IGBT nach dem Stand der Technik. Wie 38 zeigt, ist eine n-leitende monokristalline Halbleiterschicht 21 aus Siliziumhalbleiter auf einer auf der Oberfläche des Trägersubstrats 22 angeordneten Oxidschicht 23 ausgebildet. In der Halbleiter schicht 21 ist ein elementenbildender Bereich 24 wie eine Insel ausgebildet, der mittels einer Grabenisolierung durch einen Graben-Trennbereich 25 abgetrennt ist. Die Grabentrennregion 25 ist durch einen Trenngraben 26 gebildet, der durch die Halbleiterschicht 21 hindurchgreift und die Oxidschicht 23 erreicht, wobei an der Innenseite des Trenngrabens 26 eine dielektrische Schicht 27 sitzt und Polysilizium 28 den Raum innerhalb der dielektrischen Schicht 27 füllt.
  • Im elementenbildenden Bereich 24 ist an der Oberflächenschicht der Silizium-Halbleiterschicht 21 eine n–-leitende Driftregion 29 geschaffen, und in dieser ist eine p+-leitende Kollektorregion 30 gebildet. Außerdem ist im elementenbildenden Bereich 24 an der Oberfläche der Silizium-Halbleiterschicht 21 eine p-leitende Basisregion 31 neben der n–-leitenden Driftregion 29 vorhanden. In dieser Basisregion 31 befinden sich eine n+-leitende Emitterregion 32 und eine p+-leitende Basisregion 33. An der Oberfläche der Silizium-Halbleiterschicht 21 befindet sich zwischen der n+-leitenden Emitterregion 32 und der n–-leitenden Driftregion 29 eine Steuerelektrode 35 mit einer Steuerelektroden-Isolierschicht 34 darunter. Mit der Kollektorregion 30 ist eine Kollektorelektrode 36 elektrisch verbunden. Eine Emitterelektrode 37 ist elektrisch sowohl mit der n+-leitenden Emitterregion 32 als auch mit der p+-leitenden Basisregion 33 elektrisch verbunden.
  • Der Ein-Widerstand des planaren lateralen IGBT gemäß 38, der auf ein Viertel des Ein-Widerstands eines planaren lateralen MOSFETs mit gleicher Baugröße gebracht worden ist, kann nun auf die Hälfte des Ein-Widerstands des TLPMs, wie er in den 36 oder 37 gezeigt ist, gebracht werden. Eine Struktur mit Silizium auf einem Isolator, eine "SOI"-Struktur (Silicon On Insulator), durch die das Trägersubstrat 22 und die Bauelemente voneinander getrennt werden, verhindert den Substratstrom, um so die Schaltverluste zu reduzieren und die Operationsgeschwindigkeit zu erhöhen. Durch die dielektrische Trenntechnik wird die gegenseitige Einwirkung zwischen dem IGBT und den Transistoren, wenn die IGBTs oder ein IGBT und ein CMOS zusammen integriert werden, unterbunden und ein unerwünschtes Sperren verhindert.
  • Der Vermeidung der Beschränkungen und Probleme der bekannten Bauteile dienen die im folgenden beschriebenen Ausführungsformen der Erfindung.
  • Erste Ausführungsform
  • 1 zeigt im Querschnitt den Aufbau eines Halbleiterbauteils 200 gemäß einer ersten Ausführungsform der Erfindung. Es handelt sich um einen TL-IGBT, der am Grund eines Grabens einen Kollektorkontakt aufweist (das Bauteil wird im Folgenden als TL-IGBT/C bezeichnet). 1 zeigt den TL-IGBT/C 200, der auf einem SOI-Substrat 100 gebildet ist, das aufgebaut ist aus einer als p–-Halbleiterschicht 101 bezeichneten Schicht, die eine p–-leitende Einkristall-Silizium-Halbleiterschicht ist und auf einen Oxidfilm 103 aufgeschichtet ist, der seinerseits als Isolierschicht auf der Oberfläche eines Halbleiterträgersubstrats 102, das im folgenden nur als Trägersubstrat bezeichnet ist, aufgeschichtet ist.
  • In der p–-leitenden Halbleiterschicht 101 ist wie eine Insel ein elementenbildender Bereich 104 ausgebildet, der durch einen Graben-Trennbereich 105 separiert ist. Der Graben-Trennbereich 105 umfaßt einen Trenngraben 106, der durch die p-leitende Halbleiterschicht 101 hindurchreicht und den Oxidfilm 103 erreicht, eine Isolierschicht 107, die an der Innenfläche des Trenngrabens 106 gebildet ist, und Polysilizium 108, das als Leiter den von der Isolierschicht 107 umgrenzten Innenraum füllt. Bei anderen Ausführungsformen kann den Trenngraben 106 auch nur die Isolierschicht 107 füllen, wobei die Erfindung in entsprechender Weise durchführbar ist (zweite bis siebte Ausführungsform).
  • Der TL-IGBT/C 200 ist im elementenbildenden Bereich 104 ausgebildet. Er umfaßt folgende Teile: Eine Steuerelektroden-Isolierschicht 203, eine Steuerelektrode 204, einen ersten schichtartigen Zwischenschicht-Isolator 205, eine vergrabene Elektrode 206, einen zweiten schichtartigen Zwischenschicht-Isolator 207, eine n–-leitende Driftregion 208, eine n+-leitende Pufferregion 215, eine p+-leitende Kollektorregion 209, eine p-leitende Basisregion 210, eine n+-leitende Emitterregion 211, eine p+-leitende Füll- oder Stopfenregion 212, eine Kollektorelektrode 213, eine Emitterelektrode 214, einen dritten schichtartigen Zwischenschicht-Isolator 109 und eine Passivierungsschicht 110.
  • Im elementenbildenden Bereich 104 ist in der p–-leitenden Halbleiterschcht 101 ein Graben 202 gebildet, dessen Seitenwände in der oberen Grabenhälfte mit der Steuerelektroden-Isolierschicht belegt sind. Die Steuerelektrode 204 befindet sich innenseitig von der Steuerelektroden-Isolierschicht 203. Im Bereich der unteren Hälfte des Grabens 202 befindet sich der zweite Zwischenschicht-Isolator 207, der dicker ist als die Steuerelektroden-Isolierschicht 203, um die Spannungsfestigkeit sicherzustellen.
  • Innenseitig von der Steuerelektrode 204 und vom zweiten Zwischenschicht-Isolator 207 befindet sich der erste Zwischenschicht-Isolator 205, und innenseitig von diesem flächigen Isolator befindet sich die vergrabene Elektrode 206. Der Graben 202 ist gefüllt mit der Steuerelektroden-Isolierschicht 203, der Steuerelektrode 204, dem zweiten Zwischenschicht-Isolator 207, dem ersten Zwischenschicht-Isolator 205 und der vergrabenen Elektrode 206.
  • Der Bereich der unteren Hälfte des Grabens 202 ist von der n–-leitenden Driftregion 208 umgeben, und unter dem Grabengrund befindet sich in der Driftregion 208 die n+-leitende Pufferregion 215. Die p+-leitende Kollektorregion 209 befindet sich am Grund des Grabens 202 in der n+-leitenden Pufferregion 215. Die vergrabene Elektrode 206 ist elektrisch mit der p+-leitenden Kollektorregion 209 am Grabengrund verbunden.
  • Die Umgebung des Bereichs der oberen Hälfte des Grabens 202 ist als die p-leitende Basisregion 210 ausgebildet, und in dieser befindet sich unmittelbar außerhalb des Grabens 202 die n+-leitende Emitterregion 211. Hierbei liegt die p-leitende Basisregion 210 zwischen der Emitterregion 211 und der Driftregion 208, und die p+-leitende Stopfenregion 212 befindet sich außerhalb der Emitterregion 211 in der Basisregion 210.
  • Die Kollektorelektrode 213 ist elektrisch mit dem oberen Ende der vergrabenen Elektrode 206 verbunden und erstreckt sich durch den flächigen dritten Zwischenschicht-Isolator 109 hindurch. Die Emitterelektrode 214 ist elektrisch sowohl mit der n+-leitenden Emitterregion 211 als auch mit der p+-leitenden Stopfenregion 212 verbunden und erstreckt sich ebenfalls durch den dritten Zwischenschicht-Isolator 109 hindurch und außerdem durch eine Oxidschicht 111 hindurch, die auf der Oberfläche des SOI-Substrats 100 gebildet ist. Die Elektroden 213 und 214 sind mit der Passivierungsschicht 110 überdeckt.
  • Als nächstes wird der Herstellungsprozeß des TL-IGBT/C 200 mit dem oben beschriebenen Aufbau erläutert. Die 2 bis 4 zeigen im Querschnitt Zwischenstadien zwischen Prozeßschritten im Verlauf der Herstellung des TL-IGBT/C 200.
  • Zuerst wird, wie 2 zeigt, das SOI-Substrat 100 geätzt, wobei die Oxidschicht 103 dieses Substrats als Ätzgrenze dient. Hierbei wird der umlaufende Trenngraben 106 gebildet, der durch das p–-leitende Halbleitersubstrat 101 hindurch verläuft und die Oxidschicht 103 erreicht. Sodann wird die aus Oxid bestehende Isolierschicht 107 an der Innenfläche des Trenngrabens 106 gebildet und innerhalb dieser Schicht wird das Polysilizium 108 so abgelagert, daß es den Trenngraben 106 füllt. Sodann wird eine Zurückätzung durchgeführt, um die Oberfläche des SOI-Substrats 100 zu glätten. Wie gesagt, ist gemäß anderen Ausführungsformen die Erfindung auch entsprechend ausführbar, wenn nur die Isolierschicht 107 den Trenngraben 106 füllt.
  • Sodann wird ein erstes Grabenätzen durchgeführt, um im elementenbildenden Bereich 104 als ersten Schritt der Grabenbildung einen ersten Teilgraben 221 zu schaffen. Die Innenwand des ersten Teilgrabens 121 wird dann oxidiert, wobei an dieser Innenwand die Steuerelektroden-Isolierschicht 203 entsteht. Im Anschluß hieran wird ein Nitridfilm 121 abgelagert, der dann nur auf der Oberfläche der Steuerelektroden-Isolierschicht 203 am Seitenwandteil des ersten Teilgrabens 221 belassen wird.
  • Mit dem verbliebenen Nitridfilm 121 als Maske wird das zweite Grabenätzen durchgeführt, um den Grabengrund des ersten Teilgrabens 221 zu vertiefen, wodurch als zweiter Schritt ein zweiter Teilgraben 222 ausgehoben wird. Im Anschluß hieran werden Verunreinigungen des n-Typs von diesem zweiten Teilgraben 222 aus eingeführt, um die n–-leitende Driftregion 208 so auszubilden, daß sie den unteren Abschnitt des Grabens 202 umgibt. Hierauf wird ein an der Innenwand des zweiten Teilgrabens 222 erzeugter Oxidfilm entfernt. Der insoweit erreichte Zustand ist in 2 dargestellt.
  • Als nächstes wird entsprechend der Darstellung von 3, während noch der Nitridfilm 121 an der Seitenwand des ersten Teilgrabens 221 vorhanden ist, die Innenwand des zweiten Teilgrabens 222 oxidiert, wodurch in der unteren Hälfte des Grabens 202 der zweite Zwischenschicht-Isolator 207 entsteht. Sodann wird der Nitridfilm 121 entfernt, und zwar, bevor die aus Polysilizium bestehende Steuerelektrode 204 gebildet wird. Anschließend werden Verunreinigungen des n-Typs vom Boden des zweiten Teilgrabens 222 aus eingebracht, um die n+-leitende Pufferregion 215 zu bilden. Im Anschluß hieran wird an der Gesamtoberfläche des SOI-Substrats 100 eine erste Oxidschicht abgeschieden.
  • Durch das Ätzen der abgeschiedenen Oxidschicht unter Anwendung des anisotropischen Trockenätzens in der Bodenfläche des zweiten Teilgrabens 222 wird eine Öffnung gebildet, es wird der erste Zwischenschichtisolator 205 an einer Seitenwand des zweiten Teilgrabens 222 gebildet und an der Oberfläche des SOI-Substrats 100 die Isolierschicht 111 gebildet.
  • Wenn die Oxidschicht abgeschieden ist, ist die auf der Oberfläche des SOI-Substrats 100 mit Ausnahme des Bereichs der Ausbildung der Teilgräben 221 und 222 gebildete Oxidschicht dicker als die am Boden des zweiten Teilgrabens 222 gebildete Oxidschicht. Beim Herstellen der Öffnung in der Bodenfläche des zweiten Teilgrabens 222 durch anisotropisches Trockenätzen verbleibt also die Oxidschicht 111.
  • Nun werden Verunreinigungen des p-Typs von den Bodenöffnungen des zweiten Teilgrabens 222 aus eingebracht und wird hierdurch die p+-leitende Kollektorregion 209 hergestellt.
  • Die Reihenfolge der Bildung der n+-leitenden Pufferregion 215, des ersten Zwischenschcht-Isolators 205 und der p+-leitenden Kollektorregion 209 kann bei Bedarf geändert werden. Beispielsweise kann die p+-leitende Kollektorregion 209 nach der Bildung der n+-leitenden Pufferregion 215 und vor der Bildung des ersten Zwischenschicht-Isolators 205 hergestellt werden. In diesem Fall kann die n+-leitende Pufferregion 215 als flache, untiefe Region hergestellt werden. Insofern können, obwohl die Konzentration der n+-leitenden Pufferregion 215 vergleichsweise hoch ist, eine hohe Durchbruchsspannung und Charakteristiken eines niedrigen Ein-Widerstands erzielt werden, ohne die Effizienz der Trägerinjizierung zu erniedrigen.
  • Im Anschluß wird der Graben 202 mit der vergrabenen Elektrode 206 gefüllt, der unter Verwendung eines metallischen Materials wie Wolfram, oder auch durch Verwendung von dotiertem Polysilizium, das p-leitende Verunreinigungen enthält, hergestellt werden kann. Anschließend wird ein Zurückätzen durchgeführt, um die Oberfläche des SOI-Substrats zu glätten. Der insoweit erzielte Zustand ist der in 3 dargestellte Zustand. Wird die vergrabene Elektrode 206 unter Verwendung von dotiertem Polysilizium hergestellt, so diffundieren die Verunreinigungen des p-Typs vom Polysilizium durch den Boden des zweiten Teilgrabens 222 in die n+-leitende Pufferregion 215. Die p+-leitende Kollektorregion 209 kann so ohne Durchführung einer Ionenimplantation mit den Verunreinigungsionen des p-Typs hergestellt werden, wodurch der Herstellungsprozeß vereinfacht ist.
  • In der Folge wird, wie 4 zeigt, der dritte Zwischenschicht-Isolator 109 abgelagert, in dem Kontaktlöcher offengehalten oder offengelegt werden, um die Substratoberfläche des Bereichs außerhalb des Grabens 202 im elementenbildenden Bereich 104 und die Oberfläche der vergrabenen Elektrode 206 freizulegen. Es werden dann im Bereich außerhalb des Grabens 202 die p-leitende Basisregion 210, die n+-leitende Emitterregion 211 und die p+-leitende Stopfenregion 212 gebildet. Der insoweit erreichte Status ist in 4 dargestellt. Als nächstes werden dann die Kollektorelektrode 213 und die Emitterelektrode 214 gebildet und schließlich die Passivierungsschicht 110 aufgebracht, wodurch der TL-IGBT/C 200 mit dem in 1 dargestellten Aufbau vervollständigt ist.
  • Gemäß dem insoweit beschriebenen ersten Ausführungsbeispiel hat der TL-IGBT/C 200 die Steuerelektrode 204 im Graben 202 und schafft somit einen Strompfad an der Seitenwand oder nahe dem Grund des Grabens 202. Dies ermöglicht, daß der TL-IGBT/C 200 in hohem Maß integriert ist und gleichzeitig einen Ein-Widerstand hat, der niedriger ist als der eines TLPM und eines planaren lateralen IGBT. Beispielsweise kann bei gleichem Integrationsgrad der Ein-Widerstand auf ein Viertel von dem eines TLPM reduziert werden. Außerdem ist gemäß der ersten Ausführungsform, da der TL-IGBT/C 200 auf dem SOI-Substrat 100 gebildet ist, ein Substratstrom eliminiert, so daß eine Reduktion der Schaltverluste und eine hohe Betriebsgeschwindigkeit zu realisieren sind.
  • Außerdem kann, wie bei einem TL-IGBT/C 230 mit einem Querschnitt, wie er in 5 dargestellt ist, der Verfahrensschritt der Bildung der n+-leitenden Pufferregion 215 weggelassen werden, wodurch der IGBT einen Aufbau haben kann, bei dem am Grund des Grabens 202 keine n+-leitende Pufferregion 215 vorhanden ist. In diesem Fall kann nicht nur der Herstellungsprozeß vereinfacht werden, sondern es kann auch eine hohe Trägerinjektionseffizienz erzielt werden, indem man die Verunreinigungskonzentration der n–-leitenden Driftregion 208 optimiert. Es sind also die Charakteristiken einer hohen Durchbruchsspannung und eines niedrigen Ein-Widerstands erzielbar.
  • Zweite Ausführungsform
  • Die 6 und 7 zeigen Querschnittsansichten von Strukturen eines Halbleiterbauteils 300 gemäß einer zweiten Ausführungsform der Erfindung, und zwar in einer ersten bzw. einer zweiten Querschnittsebene, wobei diese Ebenen in voneinander verschiedenen Längsbereichen eines Grabens liegen. Das Halbleiterbauteil 300 dieser zweiten Ausführungsform ist ein TL-IGBT, der am Grabengrund mit einem Emitterkontakt versehen ist und im folgenden bezeichnet wird als TL-IGBT/E.
  • Der in den 6 und 7 dargestellte TL-IGBT/E 300 ist wie der TL-IGBT/C 200 der ersten Ausführungsform in einem wieder mit 114 bezeichneten elementenbildenden Bereich des SOI-Substrats 100 gebildet und dieses umfaßt, ebenso wie beim TL-IGBT/C 200, die p–-leitende Halbleiterschicht 101, das Halbleiterträgersubstrat 102 und den Oxidfilm 103. In der p–-leitenden Halbleiterschicht 101 ist ebenso wie bei der ersten Ausführungsform inselartig der elementenbildende Bereich 114 ausgebildet, und zwar wiederum durch den Graben-Trennbereich 105, der den Trenngraben 106, die Isolierschicht 107 und das Polysilizium 108 enthält.
  • Zum TL-IGBT/E 300 gehören eine Steuerelektroden-Isolierschicht 303, eine Steuerelektrode 304, ein erster schichtartiger Zwischenschicht-Isolator 305, eine vergrabene Elektrode 306, einen zweiten schichtartigen Zwischenschicht-Isolator 307, eine n–-leitende Driftregion 308, eine p+-leitende Kollektorregion 309, eine p-leitende Basisregion 310, eine n+-leitende Emitterregion 311, eine p+-leitende Stopfenregion 312, eine Kollektorelektrode 313, eine Emitterelektrode 314, angrenzend an die Driftregion 308 eine n+-leitende Pufferregion 315 und schließlich, wie bei der ersten Ausführungsform, der dritte Zwischenschicht-Isolator 109 und die Passivierungsschicht 110.
  • In der p–-leitenden Halbleiterschicht 101 ist im elementenbildenden Bereich 114 ein Graben 302 gebildet, in dessen unterer Hälfte seiner Seitenwand die Steuerelektroden-Isolierschicht 303 angeordnet ist und in dessen oberer Hälfte sich der zweite Zwischenschicht-Isolator 307 befindet, der dicker ist als die Steuerelektroden-Isolierschicht 303, um die Spannungsfestigkeit sicherzustellen. Die Steuerelektrode 304 befindet sich innerhalb des durch die Isolierschicht 303 und den zweiten Zwischenschicht-Isolator 307 eingegrenzten Raums.
  • Innerhalb des von der Steuerelektrode 304 eingeschlossenen Raums befindet sich der erste Zwischenschicht-Isolator 305, der bis zur Oberfläche des SOI-Substrats 100 hinaufreicht und innerhalb dessen die vergrabene Elektrode 306 liegt. Der Graben 302 ist also mit der Steuerelektroden-Isolierschicht 303, der Steuerelektrode 304, dem zweiten Zwischenschicht-Isolator 307, dem ersten Zwischenschicht-Isolator 305 und der vergrabenen Elektrode 306 gefüllt.
  • Unter dem Grund oder Boden des Grabens 302 und zwischen der n+-leitenden Emitterregion 311 und der n–-leitenden Driftregion 308 ist die p-leitende Basisregion 310 angeordnet, wie noch genauer erläutert wird. Im in 6 dargestellten ersten Querschnitt ist die Emitterregion 311 am Grund des Grabens 302 in der p-leitenden Basisregion 310 angeordnet, und in dem in 7 dargestellten zweiten Querschnitt ist am Grund des Grabens 302 in der p-leitenden Basisregion 310 die p+-leitende Stopfenregion 312 angeordnet.
  • Gemäß dem ersten Querschnitt ist die vergrabene Elektrode 306 elektrisch mit der n+-leitenden Emitterregion 311 am Grabengrund verbunden, und gemäß dem zweiten Querschnitt ist sie auch mit der p+-leitenden Stopfenregion 312 verbunden. Dies dient der Verhinderung eines schwimmenden Potentials durch die elektrische Verbindung der vergrabenen Elektrode 306 und der p–-leitenden Halbleiterschicht 101 zur Sicherstellung der Spannungsfestigkeit trotz der Eigenschaft des Bauteils als Starkstromelement.
  • Die n–-leitende Driftregion 308 befindet sich außerhalb der oberen Hälfte des Grabens 302, und im Bereich der Oberfläche der Driftregion 308 befindet sich die n+-leitende Pufferregion 315. Die p+-leitende Kollektorregion 309 ist im Bereich der Oberseite der n+-leitenden Pufferregion 315 angeordnet.
  • Die Emitterelektrode 314 ist elektrisch mit dem oberen Ende der vergrabenen Elektrode 306 verbunden, wobei sie durch den dritten Zwischenschicht-Isolator 109 hindurch verläuft, und die Kollektorelektrode 313 ist elektrisch mit der p+-leitenden Kollektorregion 309 verbunden und verläuft ebenfalls durch den dritten Zwischenschicht-Isolator 109 und außerdem durch den ersten Zwischenschicht-Isolator 305 und durch die Oxidschicht 111 an der Oberfläche des SOI-Substrats 100 hindurch. Die Elektroden 313 und 314 sind mit der Passivierungsschicht 110 überdeckt.
  • Im folgenden wird der Prozeß der Herstellung des TL-IGBT/E 300 mit der beschriebenen Struktur erläutert. Die 8 bis 12 zeigen in Querschnittsansichten des TL-IGBT/E 300 dessen Zustand in aufeinanderfolgenden Verfahrensschritten des Herstellungsverfahrens. Beim Verfahrensschritt, bei dem der Querschnitt dem Zustand von 8 entspricht, ist die Anordnung die gleiche für den ersten und für den zweiten Querschnitt. Die 9 und 10 zeigen dann Querschnittsdarstellungen im selben Prozeßschritt, nämlich 9 für den ersten Querschnitt und 10 für den zweiten Querschnitt. Das gleiche gilt für die Ansichten von 11 und 12, von denen 11 den Zustand im ersten Querschnitt und 12 den Zustand im zweiten Querschnitt zeigt.
  • Zunächst wird gemäß 8 auf der Oberfläche des SOI-Substrats 100 die Oxidschicht 111 (Maskenoxidschicht) gebildet. Sodann wird eine Ätzung des SOI-Substrats 100 durchgeführt, wobei der Oxidfilm 103 auf dem SOI-Substrat 100 als Ätzungsbegrenzer dient, wodurch der Trenngraben 106 gebildet wird, der durch die p–-leitende Halbleiterschicht 101 hindurchverläuft und den Oxidfilm 103 erreicht. Sodann wird die aus einem Oxidfilm hergestellte Isolierschicht 107 an der Innenseite des Trenngrabens 106 gebildet und weiterhin innenseitig davon das Polysilizium 108 abgelagert, um den Trenngraben 106 zu füllen. Anschließend wird eine Zurückätzung durchgeführt, um die Oberfläche des SOI-Substrats 100 zu glätten.
  • Als nächstes wird für den Graben 302 eine erste Grabenätzung durchgeführt, um im elementbildenden Bereich 114 einen ersten Teilgraben 321 zu bilden. Von der Seitenwand dieses ersten Teilgrabens 321 werden dann Verunreinigungen des n-Typs eingeführt, um an der Außenseite des Grabens 302 die n–-leitende Driftregion 308 zu bilden. Anschließend wird die Seitenwand des ersten Teilgrabens 321 oxidiert, um den zweiten Zwischenschicht-Isolator 307 zu bilden.
  • Hierauf wird unter Verwendung des zweiten Zwischenschicht-Isolators 307 als Maske eine zweite Grabenätzung durchgeführt, um den Boden des ersten Teilgrabens 321 tiefer zu machen, wodurch ein zweiter Teilgraben 322 gebildet wird. Anschließend wird ein Oxidfilm, der an der Innenwand des zweiten Teilgrabens 322 erzeugt worden ist, entfernt. Der insoweit erreichte Zustand ist in 8 dargestellt.
  • Sodann wird, wie die 9 und 10 zeigen, der Steuerelektroden-Isolierfilm 303 an der Innenseite des zweiten Zwischenschicht-Isolators 307 und an der Innenwand des zweiten Teilgrabens 322 gebildet. Weiterhin an der Innenseite wird die Steuerelektrode 304 aus Polysilizium hergestellt. Anschließend werden Verunreinigungen des p-Typs vom Boden des zweiten Teilgrabens 322 her eingeführt, um die p-leitende Basisregion 310 zu bilden. Im in 9 gezeigten Bereich werden außerdem Verunreinigungen des n-Typs eingeführt, um die n+-leitende Emitterregion 311 zu bilden, und im in 10 gezeigten Bereich werden Verunreinigungen des p-Typs eingeführt, um die p+-leitende Stopfenregion 312 zu bilden.
  • Im Anschluß hieran wird der erste Zwischenschicht-Isolator 305 an der Innenwand des Grabens 302 gebildet und dann der Graben mit der vergrabenen Elektrode 306 gefüllt und eine Zurückätzung durchgeführt, um die Oberfläche des SOI-Substrats 100 zu glätten. Die insoweit erreichten Zustände sind in den 9 und 10 dargestellt. Anschließend wird, wie die 11 und 12 zeigen, der dritte Zwischenschicht-Isolator 109 abgelagert, in dem Kontaktlöcher offen gelassen werden, um die Substratoberfläche des Außenteilbereichs des Grabens 302 im elementebildenden Bereich 114 und die Oberfläche der vergrabenen Elektrode 306 freizulegen.
  • Nun werden im Teil außerhalb des Grabens 302 die n+-leitende Puffer region 315 und die p+-leitende Kollektorregion 309 in dieser Reihenfolge gebildet. Die insoweit erreichten Zustände sind in den 11 und 12 dargestellt. Anschließend werden die Kollektorelektrode 313 und die Emitterelektrode 314 gebildet und schließlich der Passivierungsfilm 110 abgeschieden, wodurch der TL-IGBT/E 300 mit den in den 6 und 7 gezeigten Strukturen komplett ist.
  • Gemäß der beschriebenen zweiten Ausführungsform hat der TL-IGBT/E 300 die Steuerelektrode 304 im Graben 302, um einen Strompfad an der Seitenwand oder nahe des Bodens des Grabens 302 zu schaffen. Hierdurch kann der TL-IGBT/E 300 hoch integriert werden und gleichzeitig einen Ein-Widerstand haben, der niedriger gemacht ist als der eines TLPM und eines planaren lateralen IGBT. Außerdem werden bei der zweiten Ausführungsform, da der TL-IGBT/E 300 auf dem SOI-Substrat 100 gebildet ist, der Substratstrom vermieden und hierdurch eine Reduktion der Schaltverluste und eine hohe Betriebsgeschwindigkeit ermöglicht. Außerdem wird gemäß der zweiten Ausführungsform die parasitäre Kapazität zwischen der Steuerelektrode und dem Kollektor im Vergleich zum Halbleiterbauteil der ersten Ausführungsform erniedrigt, was die Erzielung noch verbesserter Schaltcharakteristiken ermöglicht.
  • Gemäß einer Abwandlung kann, wie anhand eines TL-IGBT/E 330 beschrieben wird, dessen Querschnitte in den 13 und 14 gezeigt sind, der Prozeßschritt des Bildens der n+-Pufferregion 315 weggelassen werden und hierdurch eine Struktur des IGBT ermöglicht werden, bei der im Bereich außerhalb des Grabens 302 keine n+-leitende Pufferregion 315 vorhanden ist. In diesem Fall kann nicht nur der Herstellungsprozeß vereinfacht werden, sondern auch eine hohe Trägerinjektionseffizienz durch Optimierung der Verunreinigungskonzentration der n–-leitenden Driftregion 208 erhalten werden. Man kann also die Charakteristiken einer hohen Durchbruchspannung und eines niedrigen Ein-Widerstands erhalten. Die in 13 gezeigte Struktur entspricht hier im Querschnitt dem ersten Querschnitt und die in 14 gezeigte Struktur dem zweiten Querschnitt.
  • Dritte Ausführungsform
  • 15 zeigt im Querschnitt die Regionenanordnung eines Halbleiterbau teils gemäß einer dritten Ausführungsform der Erfindung. Dieses Halbleiterbauteil der dritten Ausführungsform ist ein Bauteil, bei dem zwei Transistoren zusammen auf einem SOI-Substrat integriert sind, nämlich ein n-Kanal-TL-IGBT/C, der einen Kollektorkontakt am Boden eines Grabens hat, weshalb er im folgenden als n-TL-IGBT/C bezeichnet wird, und außerdem ein p-Kanal-TL-IGBT/C, der ebenfalls einen Kollektorkontakt am Boden des Grabens hat, weshalb er im folgenden als p-TL-IGBT/C bezeichnet ist.
  • Gemäß 15 gleicht das SOI-Substrat 100 dem der ersten Ausführungsform, mit dem Halbleiterträgersubstrat 102, dem Oxidfilm 103 und der p–-leitenden Halbleiterschicht 101. Das Substrat 100 ist in eine Vielzahl von inselartigen elementenbildenden Bereichen unterteilt, von denen ein erster elementenbildender Bereich 124 und ein zweiter elementenbildender Bereich 134 dargestellt sind, die in gleicher Weise wie bei der ersten Ausführungsform durch den Grabentrennbereich 105 getrennt sind, der den Trenngraben 106, die Isolierschicht 107 und das Polysilizium 108 enthält. Beispielsweise ist im ersten elementenbildenden Bereich 124 der n-TL-IGBT/C 200 der ersten Ausführungsform gebildet.
  • Im zweiten elementenbildenden Bereich 134 ist indessen ein p-TL-IGBT/C 240 mit einer Struktur wie beispielsweise der des TL-IGBT/Cs 200 der ersten Ausführungsform gebildet, und ist in der p–-leitenden Halbleiterschicht 101 eine n–-leitende Topfregion 135 gebildet. Beim in der Figur dargestelltem Beispiel ist der p-TL-IGBT/C 240 in dieser n–-leitenden Topfregion 135 ausgebildet.
  • Der p-TL-IGBT/C 240 ist mit einem in der n–-leitenden Topfregion 135 angeordneten Graben 242, einer Steuerelektroden-Isolierschicht 243, einer Steuerelektrode 244, einem ersten Zwischenschicht-Isolator 245, einer vergrabenen Elektrode 246, einem zweiten Zwischenschicht-Isolator 247, einer p–-leitenden Driftregion 248, einer n+-leitenden Kollektorregion 249, einer n-leitenden Basisregion 250, eine p+-leitenden Emitterregion 251, einer n+-leitenden Stopfenregion 252, einer Kollektorelektrode 253, einer Emitterelektrode 254 und einer p+-leitenden Pufferregion 255 ausgebildet. Weiterhin verfügt er über den dritten Zwischenschicht-Isolator 109 und die Passivierungsschicht 110.
  • Die Erklärung der Struktur der p-TL-IGBT/C 240 erfolgt durch Austauschen der Bestandteile in der Erläuterung des TL-IGBT/C 200 der ersten Ausführungsform in folgender Weise. Nämlich sind der Graben 202, die Steuerelektroden-Isolierschicht 203, die Steuerelektrode 204, der erste Zwischenschicht-Isolator 205, die vergrabene Elektrode 206, der zweite Zwischenschicht-Isolator 207, die n–-leitende Driftregion 208, die n+-leitende Pufferregion 215, die p+-leitende Kollektorregion 209, die p-leitende Basisregion 210, die n+-leitende Emitterregion 211, die p+-leitende Stopfenregion 212, die Kollektorelektrode 213 und die Emitterelektrode 214 im Austausch zu ersetzten durch den Graben 242, den Steuerelektroden-Isolierfilm 243, die Steuerelektrode 244, den ersten Zwischenschcht-Isolator 245, die vergrabene Elektrode 246, den zweiten Zwischenschicht-Isolator 247, die p–-leitende Driftregion 248, die p+-leitende Pufferregion 255, die n+-leitende Kollektorregion 249, die n-leitende Basisregion 250, die p+-leitende Emitterregion 251, die n+-leitende Stopfenregion 252, die Kollektorelektrode 253 bzw. die Emitterelektrode 254. Außerdem ist anstelle der p–-leitenden Halbleiterschicht 101 die n–-leitende Topfregion 135 einzusetzen.
  • Die Struktur des n-TL-IGBT/C 200 hat den Schichtenaufbau, wie er für die erste Ausführungsform beschrieben wurde. Eine erneute Erläuterung kann hier also unterbleiben. Die Oxidschicht 111 auf der Substratoberfläche, den dritten Zwischenschicht-Isolator 109 und die Passivierungsschicht 110 haben der p-TL-IGBT/C 240 und der n-TL-IGBT/C 200 gemeinsam.
  • Das Halbleiterbauteil, indem der n-TL-IGBT/C 200 und der p-TL-IGBT/C 240 mit den oben beschriebenen Strukturen zusammen integriert sind, wird folgendermaßen hergestellt. Zuerst wird in gleicher Weise wie bei der ersten Ausführungsform der Graben-Trennbereich 105 im SOI-Substrat 100 gebildet, um eine Mehrzahl von elementenbildenden Bereichen zu schaffen, von denen der erste der Bereich 124 und der zweite der Bereich 134 ist. Hierauf wird im zweiten elementenbildenden Bereich 134 die n–-leitende Topfregion 135 gebildet. Der Zweck der Bildung dieses Topfbereichs 135 ist es, im p-TL-IGBT/C 240 das Auftreten eines Durchgriffs (punch-through) zu verhindern.
  • Anschließend wird im ersten elementenbildenden Bereich 124 der n-TL-IGBT/C 200 gebildet. Das Vorgehen beim Bilden dieses IGBT/C 200 ist so, wie es bei der ersten Ausführungsform beschrieben wurde. Eine erneute Erläuterung wird deshalb hier weggelassen. Im zweiten elementenbildenden Bereich 134 wird der p-TL-IGBT/C 240 gemäß einem gleichen Prozeß hergestellt wie beim n-TL-IGBT/C 200 der ersten Ausführungsform, jedoch ist bei der Beschreibung der Herstellung des p-TL-IGBT/C 240 die Beschreibung des Herstellungsprozesses des n-TL-IGBT/C 200 so zu verändern, daß die Nennung der Komponenten in der oben beschriebenen Weise ausgetauscht wird und der Leitfähigkeitstyp p gegen den Leitfähigkeitstyp n und n gegen p ausgetauscht werden.
  • Bei der Herstellung der n-TL-IGBT/C 200 und p-TL-IGBT/C 240 können die Steuerelektroden-Isolierschichten 203 und 243 der jeweiligen IGBTs gleichzeitig hergestellt werden. Desgleichen können die zweiten Zwischenschicht-Isolatoren 207 und 247, die Steuerelektroden 204 und 244 und die Zwischenschicht-Isolatoren 205 und 245 der jeweiligen IGBTs jeweils gleichzeitig hergestellt werden.
  • Gemäß der beschriebenen dritten Ausführungsform hat dann der n-TL-IGBT/C 200 die Steuerelektrode 204 im Graben 202, um einen Strompfad an der Seitenwand oder nahe dem Boden des Grabens 202 zu schaffen, und hat der p-TL-IGBT/C 240 die Steuerelektrode 244 im Graben 242, um einen Strompfad an der Seitenwand oder nahe dem Soden des Grabens 242 zu schaffen. Dies ermöglicht es, daß das Halbleiterbauteil hoch integriert ist und daß gleichzeitig der Ein-Widerstand im Vergleich zu dem eines TLPMs und eines planaren lateralen IGBTs erniedrigt ist. Außerdem wird gemäß der dritten Ausführungsform ein Substratstrom vermieden, da der n-TL-IGBT/C 200 und der p-TL-IGBT/C 240 auf dem SOI-Substrat 100 gebildet sind, und werden somit eine Reduzierung der Schaltverluste und eine hohe Betriebsgeschwindigkeit realisiert. Außerdem kann nach der dritten Ausführungsform ein unerwünschtes Sperren aufgrund der gegenseitigen Beeinflussung zwischen den beiden IGBTs verhindert werden, da der n-TL-IGBT/C 200 und der p-TL-IGBT/C 240 voneinander durch die dielektrische Trennisolation mit dem Graben-Trennbereich 105 potentialmäßig getrennt sind.
  • Es kann auch ein Aufbau vorgewiesen werden, bei dem es im elementenbilden Bereich 134 im p-TL-IGBT/C 240 keine n–-leitende Topfregion 135 gibt. In diesem Fall kann durch Optimierung der Verunreinigungskonzentration der n- leitenden Basisregion 250 ein Durchgriff verhindert werden. Außerdem kann eine Anordnung geschaffen werden, bei der an den Bodenseiten der Gräben 202 und 242 keine n+-leitende Pufferregion 215 bzw. keine p+-leitende Pufferregion 255 vorhanden sind, hierbei gibt es also keine Pufferregion 215 am Grund des Grabens 202 oder keine Pufferregion 255 am Grund des Grabens 242. Hierdurch kann nicht nur der Herstellungsprozeß vereinfacht werden, sondern es kann auch durch Optimierung der Verunreinigungskonzentration der n–-leitenden Driftregion 208 oder der p–-leitenden Driftregion 248 in den Elementen ohne Pufferregion eine hohe Trägerinjektionseffizienz erzielt werden. Somit sind die Charakteristiken einer hohen Durchbruchspannung und eines niedrigen Ein-Widerstands erzielbar.
  • Vierte Ausführungsform
  • Die 16 und 17 zeigen im Querschnitt die Anordnungen der Regionen von Halbleiterbauteilen gemäß einer vierten Ausführungsform in einer ersten bzw einer zweiten Querschnittsebene, die in voneinander unterschiedlichen Längsregionen eines Grabens liegen. Beim Halbleiterbauteil nach der vierten Ausführungsform sind ein n-Kanal-TL-IGBT/E, der im folgenden als n-TL-IGBT/E bezeichnet wird, mit einem Emitterkontakt am Grabengrund, und ein p-Kanal-TL-IGBT/E, der im folgenden als p-TL-IGBT/E bezeichnet wird, ebenfalls mit einem Emitterkontakt am Grabengrund gemeinsam in einem SOI-Substrat integriert.
  • Wie die 16 und 17 zeigen, ist das SOI-Substrat 100 in eine Mehrzahl von inselartigen elementenbildenden Bereichen unterteilt, nämlich wie bei der schon beschriebenen Ausführungsform in den ersten elementenbilden Bereich 124 und den zweiten elementenbildenden Bereich 134, die durch den Graben-Trennbereich 105 getrennt sind. Dies gleicht der dritten Ausführungsform. Gemäß der vierten Ausführngsform ist im ersten elementenbildenden Bereich 124 beispielsweise der TL-IGBT/E (n-TL-IGBT/E) 300 der zweiten Ausführungsform gebildet und ist im zweiten elementenbildenden Bereich 134 in der p–-leitenden Halbleiterschicht 101 beispielsweise der n–-leitende Topfbereich 135 gebildet, in welch letzterem ein p-TL-IGBT/E 340 mit einer Struktur gleich der des n-TL-IGBT/E 300 der zweiten Ausführungsform gebildet ist.
  • Der p-TL-IGBT/C 340 ist mit einem in der n–-leitenden Topfregion 135 angeordneten Graben 342, einer Steuerelektroden-Isolierschicht 343, einer Steuerelektrode 344, einem ersten schichtartigen Zwischenschicht-Isolator 345, einer vergrabenen Elektrode 346, einem zweiten Zwischenschicht-Isolator 347, einer p–-leitenden Driftregion 348, einer n+-leitenden Kollektorregion 349, einer n-leitenden Basisregion 350, eine p+-leitenden Emitterregion 351, einer n+-leitenden Stopfenregion 352, einer Kollektorelektrode 353, einer Emitterelektrode 354 und einer p+-leitenden Pufferregion 355 ausgebildet. Weiterhin verfügt er über den dritten Zwischenschicht-Isolator 109 und die Passivierungsschicht 110.
  • Die Erklärung der Struktur des p-TL-IGBT/C 340 erfolgt durch Austauschen der Bestandteile in der Erläuterung des TL-IGBT/C 300 der zweiten Ausführungsform in folgender Weise. Nämlich sind der Graben 302, die Steuerelektroden-Isolierschicht 303, die Steuerelektrode 304, der erste Zwischenschcht-Isolator 305, die vergrabene Elektrode 306, der zweite Zwischenschicht-Isolator 307, die n–-leitende Driftregion 308, die n+-leitende Pufferregion 315, die p+-leitende Kollektorregion 309, die p-leitende Basisregion 310, die n+-leitende Emitterregion 311, die p+-leitende Stopfenregion 312, die Kollektorelektrode 313 und die Emitterelektrode 314 im Austausch zu ersetzten durch den Graben 342, den Steuerelektroden-Isolierfilm 343, die Steuerelektrode 344, den ersten Zwischenschicht-Isolator 345, die vergrabene Elektrode 346, den zweiten Zwischenschicht-Isolator 347, die p–-leitende Driftregion 348, die p+-leitende Pufferregion 355, die n+-leitende Kollektorregion 349, die n-leitende Basisregion 350, die p+-leitende Emitterregion 351, die n+-leitende Stopfenregion 352, die Kollektorelektrode 353 bzw. die Emitterelektrode 354. Außerdem ist anstelle der p–-leitenden Halbleiterschicht 101 die n–-leitende Topfregion 135 einzusetzen.
  • Die Struktur des n-TL-IGBT/E 300 hat den Schichtenaufbau, wie er für die zweite Ausführungsform beschrieben wurde. Eine erneute Erläuterung kann hier also unterbleiben. Die Oxidschicht 111 auf der Substratoberfläche, den dritten Zwischenschicht-Isolator 109 und die Passivierungsschicht 110 haben der p-TL-IGBT/E 340 und der n-TL-IGBT/E 300 gemeinsam.
  • Das Halbleiterbauteil, in dem der n-TL-IGBT/E 300 und der p-TL-IGBT/E 340 mit den oben beschriebenen Strukturen zusammen integriert sind, wird folgendermaßen hergestellt. Zuerst wird der Graben-Trennbereich 105 im SOI-Substrat 100 gebildet, um eine Mehrzahl von elementenbildenden Bereichen zu schaffen, von denen der erste der Bereich 124 und der zweite der Bereich 134 ist. Dann wird im zweiten elementenbildenden Bereich 134 die n–-leitende Topfregion 135 gebildet. Insoweit ist das Vorgehen das gleiche wie bei der dritten Ausführungsform. Der Zweck der Bildung dieses Topfbereichs 135 ist es, im p-TL-IGBT/E 340 das Auftreten eines Durchgriffs (punch-through) zu verhindern.
  • Anschließend wird im ersten elementenbildenden Bereich 124 der n-TL-IGBT/E 300 gebildet. Das Vorgehen beim Bilden dieses IGBT/E 300 ist so, wie es bei der zweiten Ausführungsform beschrieben wurde. Eine erneute Erläuterung wird deshalb hier weggelassen. Im zweiten elementenbildenden Bereich 134 wird der p-TL-IGBT/E 340 gemäß einem gleichen Prozeß hergestellt wie beim n-TL-IGBT/E 300 der zweiten Ausführungsform, jedoch ist bei der Beschreibung der Herstellung des p-TL-IGBT/E 340 die Beschreibung des Herstellungsprozesses des n-TL-IGBT/E 300 so zu verändern, daß die Nennung der Komponenten in der oben beschriebenen Weise ausgetauscht wird und der Leitfähigkeitstyp p gegen den Leitfähigkeitstyp n und n gegen p ausgetauscht werden.
  • Bei der Herstellung der n-TL-IGBT/E 300 und p-TL-IGBT/E 340 können die Steuerelektroden-Isolierschichten 303 und 343 der jeweiligen IGBTs gleichzeitig hergestellt werden. Desgleichen können die zweiten Zwischenschicht-Isolatoren 307 und 347, die Steuerelektroden 304 und 344 und die Zwischenschicht-Isolatoren 305 und 345 der jeweiligen IGBTs jeweils gleichzeitig hergestellt werden.
  • Gemäß der beschriebenen vierten Ausführungsform hat dann der n-TL-IGBT/E 300 die Steuerelektrode 304 im Graben 302, um einen Strompfad an der Seitenwand oder nahe dem Boden des Grabens 302 zu schaffen, und hat der p-TL-IGBT/E 340 die Steuerelektrode 344 im Graben 342, um einen Strompfad an der Seitenwand oder nahe dem Boden des Grabens 342 zu schaffen. Dies ermöglicht es, daß das Halbleiterbauteil hoch integriert ist und daß gleichzeitig der Ein-Widerstand im Vergleich zu dem eines TLPMs und eines planaren lateralen IGBTs erniedrigt ist. Darüber hinaus wird gemäß der vierten Ausführungsform ein Substratstrom vermieden, da der n-TL-IGBT/E 300 und der p-TL-IGBT/E 340 auf dem SOI-Substrat 100 gebildet sind, und werden somit eine Reduzierung der Schaltverluste und eine hohe Betriebsgeschwindigkeit realisiert.
  • Außerdem kann nach der vierten Ausführungsform ein unerwünschtes Sperren aufgrund der gegenseitigen Beeinflussung zwischen den beiden IGBTs verhindert werden, da der n-TL-IGBT/E 300 und der p-TL-IGBT/E 340 voneinander durch die dielektrische Trennisolation mit dem Graben-Trennbereich 105 potentialmäßig getrennt sind. Darüber hinaus wird bei der vierten Ausführungsform die parasitäre Kapazität zwischen der Steuerelektrode und dem Kollektor im Vergleich zum Halbleiterbauteil gemäß der zweiten Ausführungsform erniedrigt, was es ermöglicht, hervorragende Schaltcharakteristiken zu erhalten.
  • Es kann auch ein Aufbau vorgewiesen werden, bei dem es im elementenbilden Bereich 134 im p-TL-IGBT/E 340 keine n–-leitende Topfregion 135 gibt. In diesem Fall kann durch Optimierung der Verunreinigungskonzentration der n-leitenden Basisregion 350 ein Durchgriff verhindert werden. Außerdem kann eine Anordnung geschaffen werden, bei der an der Außenseite des Grabens 302 bzw des Grabens 342 keine p+-leitende Pufferregion 315 bzw. keine p+-leitende Pufferregion 355 vorhanden sind, hierbei gibt es also keine Pufferregion 315 außerhalb des Grabens 302 oder keine Pufferregion 255 außerhalb des Grabens 342. Hierdurch kann nicht nur der Herstellungsprozeß vereinfacht werden, sondern es kann auch durch Optimierung der Verunreinigungskonzentration der n–-leitenden Driftregion 308 oder der p–-leitenden Driftregion 348 in den Elementen ohne Pufferregion eine hohe Trägerinjektionseffizienz erzielt werden. Somit sind die Charakteristiken einer hohen Durchbruchspannung und eines niedrigen Ein-Widerstands erzielbar.
  • Fünfte Ausführungsform
  • Die 18 und 19 zeigen im Querschnitt die Anordnungen der Regionen von Halbleiterbauteilen gemäß einer fünften Ausführungsform in einer ersten bzw einer zweiten Querschnittsebene, die in voneinander unterschiedlichen Längsregionen eines Grabens liegen. Beim Halbleiterbauteil nach der fünften Aus führungsform sind ein n-Kanal-TL-IGBT/C, der im folgenden als n-TL-IGBT/C bezeichnet wird, mit einem Kollektorkontakt am Grabengrund, und ein p-Kanal-TL-IGBT/E, der im folgenden als p-TL-IGBT/E bezeichnet wird, mit einem Emitterkontakt am Grabengrund gemeinsam in einem SOI-Substrat integriert.
  • Wie die 18 und 19 zeigen, ist das SOI-Substrat 100 durch den Graben-Trennbereich 105 in eine Mehrzahl von inselartigen elementenbildenden Bereichen unterteilt, nämlich in den ersten elementenbilden Bereich 124 und den zweiten elementenbildenden Bereich 134. Dies. gleicht der dritten Ausführungsform. Gemäß der fünften Ausführungsform ist im ersten elementenbildenden Bereich 124 beispielsweise der TL-IGBT/C (n-TL-IGBT/C) 200 der ersten Ausführungsform gebildet und ist im zweiten elementenbildenden Bereich 134 in der p–-leitenden Halbleiterschicht 101 der n–-leitende Topfbereich 135 gebildet, in welch letzterem der p-TL-IGBT/E der vierten Ausführungsform gebildet ist. Die Oxidschicht 111 auf der Substratoberfläche, der dritte Zwischenschicht-Isolator 109 und die Passivierungsschicht 110 sind den beiden Transistoren n-TL-IGBT/C 200 und p-TL-IGBT/E 340 gemeinsam.
  • Die Struktur und der Herstellungsprozeß des n-TL-IGBT/C 200 sind so, wie es bei der ersten Ausführungsform beschrieben wurde. Sie werden deshalb hier nicht nochmal beschrieben. Die Struktur und der Herstellungsprozeß des p-TL-IGBT/E 340 entsprechen denen für den p-TL-IGBT/E 300 der zweiten Ausführungsform, wenn in der Erläuterung die Bezeichnungen der Bestandteile so ausgetauscht werden, wie es für die vierte Ausführungsform beschrieben wurde. Auch diese Beschreibung kann deshalb hier weggelassen werden.
  • Gemäß der beschriebenen fünften Ausführungsform haben dann sowohl der n-TL-IGBT/C 200 als auch der p-TL-IGBT/E 340 die Steuerelektrode im Graben, um einen Strompfad an der Seitenwand oder nahe dem Boden des Grabens zu schaffen. Dies ermöglicht es, daß das Halbleiterbauteil hoch integriert ist und daß gleichzeitig der Ein-Widerstand im Vergleich zu dem eines TLPMs und eines planaren lateralen IGBTs erniedrigt ist. Außerdem wird gemäß der fünften Ausführungsform ein Substratstrom vermieden, da der n-TL-IGBT/C 200 und der p-TL-IGBT/C 340 auf dem SOI-Substrat 100 gebildet sind, und werden somit eine Reduzierung der Schaltverluste und eine hohe Betriebsgeschwindigkeit realisiert. Außerdem kann nach der fünften Ausführungsform ein unerwünschtes Sperren aufgrund der gegenseitigen Beeinflussung zwischen den beiden IGBTs verhindert werden, da der n-TL-IGBT/C 200 und der p-TL-IGBT/C 340 voneinander durch die dielektrische Trennisolation mit dem Graben-Trennbereich 105 potentialmäßig getrennt sind. Außerdem sind gemäß der fünften Ausführungsform der n-TL-IGBT/C 200 mit eine relativ langsamen Schaltcharakteristik und der p-TL-IGBT/E 340 mit einer relativ schnellen Schaltcharakteristik zusammen integriert. Es kann also ein Leistungs-IC hergestellt werden, der sich sowohl für Anwendungen niedriger Geschwindigkeit als auch für Anwendungen hoher Geschwindigkeit eignet, ohne Verdrahtung. Hierdurch kann die Zahl der Komponenten reduziert werden und die Zuverlässigkeit des Bauteils erhöht werden.
  • Es kann auch ein Aufbau vorgewiesen werden, bei dem es im elementenbilden Bereich 134 im p-TL-IGBT/E 340 keine n–-leitende Topfregion 135 gibt. In diesem Fall kann durch Optimierung der Verunreinigungskonzentration der n-leitenden Basisregion 350 ein Durchgriff verhindert werden. Außerdem kann eine Anordnung geschaffen werden, bei der keine n+-leitende Pufferregion 215 bzw keine p+-leitende Pufferregion 355, oder nur eine von beiden, vorhanden sind. Hierdurch kann nicht nur der Herstellungsprozeß vereinfacht werden, sondern es kann auch durch Optimierung der Verunreinigungskonzentration der n–-leitenden Driftregion oder der p–-leitenden Driftregion in den Elementen ohne Pufferregion eine hohe Trägerinjektionseffizienz erzielt werden. Somit sind die Charakteristiken einer hohen Durchbruchspannung und eines niedrigen Ein-Widerstands erzielbar.
  • Außerdem können ein p-TL-IGBT/C und ein n-TL-IGBT/E zusammen integriert werden und können darüber hinaus ein n-TL-IGBT/C und p-TL-IGBT/E, oder ein p-TL-IGBT/C und ein p-TL-IGBT/E zusammen integriert werden.
  • Sechste Ausführungsform
  • 20 zeigt im Querschnitt die Regionenanordnung eines Halbleiterbauteils gemäß einer sechsten Ausführungsform der Erfindung, gemäß der ein TL-IGBT/C, der mit einem Kollektorkontakt am Grabengrund versehen ist, und ein CMOS-Bauelement zum Steuern des TL-IGBT/C zusammen auf einem SOI-Substrat integriert sind.
  • Wie die 20 zeigt, ist das SOI-Substrat 100 in eine Mehrzahl von inselartigen elementenbildenden Bereichen unterteilt, nämlich in einen ersten elementenbilden Bereich 144 und einen zweiten elementenbildenden Bereich 154, die durch den Graben-Trennbereich 105 getrennt sind. Dies gleicht der dritten Ausführungsform. Gemäß der sechsten Ausführungsform ist im ersten elementenbildenden Bereich 144 beispielsweise der n-TL-IGBT/C 200 der ersten Ausführungsform gebildet und sind im zweiten elementenbildenden Bereich 154 als CMOS-Bauelement ein p-Kanal-MOSFET (im folgenden bezeichnet als PMOS) 400 und ein n-Kanal-MOSFET (im folgenden bezeichnet als NMOS) 500 gebildet.
  • Die Elemente TL-IGBT/C 200, PMOS 400 und NMOS 500 haben die Oxidschicht 111 auf der Substratoberfläche, den dritten Zwischenschicht-Isolator 109 und die Passivierungsschicht 110 gemeinsam. Im zweiten elementenbildenden Bereich 154 sind der PMOS 400 und der NMOS 500 voneinander durch eine selektiv oxidierte Schicht 160 isolierend getrennt, die geschaffen wurde durch die LOCOS-Technik (Local Oxidation of Silicon, örtliche Oxidation von Silizium).
  • Der PMOS 400 ist in einer n–-leitenden Topfregion 155 gebildet, die ihrerseits in der p–-leitenden Halbleiterschicht 101 gebildet ist. In der Oberflächenschicht der Topfregion 155 sind eine p+-leitende Quellenregion 401 und eine p+-leitende Abflußregion 402 unter gegenseitigem Abstand so ausgebildet, daß dazwischen ein Bereich zum Bilden eines Kanals (im folgenden bezeichnet als Kanalregion) vorhanden ist.
  • Auf der Kanalregion ist unter Zwischenlage einer Steuerelektroden-Isolierschicht 403 eine Steuerelektrode 404 gebildet, mit der p+-leitenden Quellenregion 401 ist eine Quellenelektrode 405 elektrisch verbunden, wobei sie durch den dritten Zwischenschicht-Isolator 109 und die Oxidschicht 111 auf der Substratoberfläche hindurch reicht, und mit der p+-leitenden Abflußregion 402 ist eine Abflußelektrode 406 elektrisch verbunden, die ebenfalls durch den dritten Zwischenschicht-Isolator 109 und durch die Oxidschicht 111 an der Substratoberfläche hindurchreicht.
  • Der NMOS 500 ist in einer in der p–-leitenden Halbleiterschicht 101 ausgebildeten p–-leitenden Topfregion 156 gebildet, in deren Oberflächenschicht eine n+-leitende Quellenregion 501 und eine n+-leitende Abflußregion 502 unter gegenseitigem Abstand und mit einer Kanalregion dazwischen gebildet sind.
  • Auf der Kanalregion ist unter Zwischenlage einer Steuerelektroden-Isolierschicht 503 eine Steuerelektrode 504 gebildet, mit der n+-leitenden Quellenregion 501 ist eine Quellenelektrode 505 elektrisch verbunden, wobei sie durch den dritten Zwischenschicht-Isolator 109 und die Oxidschicht 111 auf der Substratoberfläche hindurch reicht, und mit der p+-leitenden Abflußregion 502 ist eine Abflußelektrode 506 elektrisch verbunden, die ebenfalls durch den dritten Zwischenschicht-Isolator 109 und durch die Oxidschicht 110 an der Substratoberfläche hindurchreicht. Die Anordnung des TL-IGBT/C 200 ist so, wie es im Zusammenhang mit der ersten Ausführungsform beschrieben wurde. Die entsprechende erneute Beschreibung wird deshalb hier weggelassen.
  • Als nächstes wird der Herstellungsprozeß des Halbleiterbauteils beschrieben, in dem der TL-IGBT/C 200, der PMOS 400 und der NMOS 500 mit den oben erläuterten Strukturen gemeinsam integriert sind. Die 21 bis 24 zeigen im Querschnitt Zwischenzustände des Halbleiterbauteils in den Prozeßschritten im Verlauf der Herstellung. Als erstes wird, wie 21 zeigt, im SOI-Substrat 100 der Graben-Trennbereich 105 gebildet und so eine Mehrzahl von elementenbildenden Bereichen geschaffen, von denen ein erster elementenbiddender Bereich mit 144 und ein zweiter elementenbildender Bereich mit 154 bezeichnet sind. Anschließenden werden im zweiten elementenbildenden Bereich 154 die n–-leitende Topfregion 155 und die p–-leitende Topfregion 156 gebildet.
  • Anschließend werden wie bei der ersten Ausführungsform im ersten elementenbildenden Bereich 144 der erste Teilgraben, eine zum Ätzen des zweiten Teilgrabens dienende Maske mit dem Nitridfihn 121, der Graben 202 durch Bilden des zweiten Teilgrabens und die n–-leitende Driftregion 208 gebildet und dann der Oxidfilm an der Innenwand des zweiten Teilgrabens entfernt, wobei diese Schritte in dieser Reihenfolge durchgeführt werden. Der insoweit erreichte Zustand ist in 21 dargestellt.
  • Anschließend wird, wie in 22 dargestellt ist, in der unteren Hälfte des Grabens 202 der zweite Zwischenschicht-Isolator 207 gebildet und im zweiten elementenbildenden Bereich 154 die selektiv oxidierte Schicht 160 hergestellt, und dann werden der Nitridfilm 121 und eine dünne Oxidschicht an der Seitenwand des Grabens 202 entfernt, bevor die Steuerbereich-Oxidation durchgeführt wird. Diese erzeugt die Steuerelektroden-Isolierschicht 203 des TL-IGBT/C 200, die Steuerelektroden-Isolierschicht 403 des PMOS 400 und die Steuerelektroden-Isolierschicht 503 des NMOS 500. Der insoweit hergestellte Zustand ist in 22 dargestellt.
  • Als nächstes werden, wie 23 zeigt, die Steuerelektrode 204 des TL-IGBT/C 200, die Steuerelektrode 404 des PMOS 400 und die Steuerelektrode 504 des NMOS 500 gebildet, anschließend werden die p-leitenden Basisregion 210, die n+-leitende Emitterregion 211 und die p+-leitende Stopfenregion 212 des TL-IGBT/C 200 und dann innerhalb des Grabens 202 der erste Zwischenschicht-Isolator 205 gebildet.
  • Anschließend werden an der Unterseite des Grund des Grabens 202 die n+-leitende Pufferregion 215 und die p+-leitende Kollektorregion 209, dann weiterhin die p+-leitende Quellenregion 401 und die p+-leitende Abflußregion 402 des PMOS 400 und die n+-leitende Quellenregion 501 und die n+-leitende Abflußregion 502 des NMOS 500 gebildet. Der resultierende Zustand ist in 23 dargestellt.
  • Anschließend wird, wie 24 zeigt, der Graben 202 mit der vergrabenen Elektrode 206 gefüllt und ein Zurückätzen durchgeführt, um die Oberfläche des SOI-Substrats 100 zu glätten. Sodann wird der dritte Zwischenschicht-Isolator 109 aufgebracht, was zum Zustand von 24 führt. Anschließend werden im dritten Zwischenschicht-Isolator 109 Kontaktlöcher hergestellt und dann die Kollektorelektrode 213 und die Emitterelektrode 214 des TL-IGBT/C 200, die Quellenelektrode 405 und die Abflußelektrode 406 des PMOS 400 und die Quellenelektrode 505 und die Abflußelektrode 506 des NMOS 500 gebildet. Schließlich wird die Passivierungschicht 110 aufgebracht, um hierdurch den TL-IGBT/C 200 mit der Anordnung gemäß 20 zu vollenden.
  • Gemäß der beschriebenen sechsten Ausführungsform hat dann der TL-IGBT/C 200 die Steuerelektrode 204 im Graben 202, um einen Strompfad an der Seitenwand oder nahe dem Boden des Grabens 202 zu schaffen. Dies ermöglicht es, daß das Element TL-IGBT/C 200 hoch integriert ist und daß gleichzeitig der Ein-Widerstand im Vergleich zu dem eines TLPMs und eines planaren lateralen IGBTs erniedrigt ist. Darüber hinaus wird gemäß der sechsten Ausführungsform ein Substratstrom vermieden, da der TL-IGBT/C 200 auf dem SOI-Substrat 100 gebildet ist, und werden somit eine Reduzierung der Schaltverluste und eine hohe Betriebsgeschwindigkeit realisiert. Außerdem kann nach der sechsten Ausführungsform ein unerwünschtes Sperren aufgrund der gegenseitigen Beeinflussung zwischen dem TL-IGBT/C 200 und dem CMOS-Bauelement verhindert werden, da der IGBT/C 240 voneinander durch die dielektrische Trennisolation mit dem Graben-Trennbereich 105 potentialmäßig getrennt sind.
  • Als Abwandlung kann, wie bei den oben beschriebenen Ausführungsformen, eine Struktur geschaffen werden, bei der im TL-IGBT/C 200 keine n+-leitende Pufferregion 215 vorhanden ist, und kann entsprechend dem Halbleiterbauteil von 25 eine Struktur geschaffen werden, bei der der PMOS 400 und der NMOS 500 voneinander nicht durch eine Sperrschichttrennung, sondern durch eine dielektrische Trennung mit dem Graben-Trennbereich 105 voneinander isolierend getrennt sind. Dies ermöglicht es, ein unerwünschtes Sperren aufgrund eines parasitären Thyristoreffekts zu verhindern.
  • Die Elemente p-TL-IGBT/C, n-TL-IGBT/E oder p-TL-IGBT/E können mit dem CMOS-Bauelement integriert werden. Mit dem CMOS-Bauelement können auch mehrere Elemente der Art n-TL-IGBT/C, p-TL-IGBT/C, n-TL-IGBT/E und p-TL-IGBT/E integriert werden. Die IGBT Elemente können aber auch nur mit dem PMOS oder nur mit dem NMOS ohne jede Beschränkung für das CMOS-Element integriert werden.
  • Siebente Ausführungsform
  • Die 26 und 27 zeigen im Querschnitt die Anordnungen der Regionen von Halbleiterbauteiflen gemäß einer siebten Ausführungsform in einer ersten bzw einer zweiten Querschnittsebene, die in voneinander unterschiedlichen Längsregionen eines Grabens liegen. Das Halbleiterbauteil nach der siebten Ausführungsform ist ein Bauteil, in dem ein TL-IGBT/E, der mit einem Emitterkontakt am Grabengrund ausgestattet ist, und ein CMOS-Bauelement zum Steuern des TL-IGBT/E gemeinsam in einem SOI-Substrat integriert sind.
  • Wie die 26 und 27 zeigen, ist das SOI-Substrat 100 in eine Mehrzahl von inselartigen elementenbildenden Bereichen unterteilt, nämlich wie bei der schon beschriebenen Ausführungsform in den ersten elementenbilden Bereich 144 und den zweiten elementenbildenden Bereich 154, die durch den Graben-Trennbereich 105 getrennt sind. Dies gleicht der dritten Ausführungsform. Gemäß der siebten Ausführungsform ist im ersten elementenbildenden Bereich 144 beispielsweise der TL-IGBT/E 300 der zweiten Ausführungsform gebildet und sind im zweiten elementenbildenden Bereich 154 als CMOS-Bauelement oder PMOS 400 und der NMOS 500 gebildet.
  • Der TL-IGBT/E 300, der PMOS 400 und der NMOS 500 haben die Oxidschicht 111 auf der Substratoberfläche, den dritten Zwischenschicht-Isolator 109 und die Passivierungsschicht 110 gemeinsam. Im zweiten elementenbildenden Bereich 154 sind der PMOS 400 und der NMOS 500 voneinander durch die selektiv oxidierte Schicht 160 getrennt.
  • Die Struktur des TL-IGBT/E 300 ist so, wie es im Zusammenhang mit der zweiten Ausführungsform beschrieben wurde. Die Strukturen des PMOS 400 und des NMOS 500 sind so, wie es im Zusammenhang mit der sechsten Ausführungsform beschrieben wurde. Erneute Erläuterungen hierzu können also weggelassen werden.
  • Als nächstes wird der Herstellungsprozeß des Halbleiterbauteils beschrieben, in dem der TL-IGBT/E 300, der PMOS 400 und der NMOS 500 mit den oben beschriebenen Strukturen zusammen integriert sind. Die 28 bis 33 zeigen in Querschnitten Zustände des Halbleiterbauteils in verschiedenen Prozeßschritten im Lauf der Herstellung. Beim Prozeßschritt, in dem die Querschnittsstruktur die Zustände nach den 28 und 29 hat, ist der Strukturzustand in der ersten Querschnittsdarstellung und in der zweiten Querschnittsdarstellung gleich.
  • Die 30 und 31 zeigen dann Querschnitte durch Strukturen im selben Prozeßschritt, wobei jedoch 30 die Struktur in der ersten Querschnittsebene und 31 die Struktur in der zweiten Querschnittsebene zeigt. Das gleiche gilt für die Strukturen nach den 32 und 33, 32 zeigt die erste Querschnittsebene und 33 die zweite Querschnittsebene.
  • Als erstes wird, wie 28 zeigt, im SOI-Substrat 100 der Grabentrennbereich 105 gebildet, um eine Mehrzahl von elementenbildenden Bereichen zu schaffen, von denen der erste mit 144 und der zweite mit 154 bezeichnet sind. Anschließend werden im zweiten elementenbildenden Bereich 154 die n–-leitende Topfregion 155 und die p–-leitende Topfregion 156 gebildet. Es folgen, wie bei der zweiten Ausführungsform, im ersten elementenbildenden Bereich 144 die Bildung des ersten Teilgrabens, der n–leitenden Driftregion 308, des zweiten Zwischenschicht-Isolators 307, und dann die Bildung des kompletten Grabens 302 durch Herstellen des zweiten Teilgrabens und das Entfernen des Oxidfilms an der Innenwand des zweiten Teilgrabens, wobei diese Schritte in dieser Reihenfolge durchgeführt werden. Das Ergebnis ist in 28 dargestellt.
  • Anschließend werden, wie in 29 gezeigt ist, im zweiten elementenbildenden Bereich 154 die selektiv oxidierten Bereiche 160 gebildet. Sodann wird eine Steuerbereichoxidation durchgeführt, um die Steuerelektroden-Isolierschicht 303 des TL-IGBT/E 300, der Steuerelektroden-Isolierschicht 403 des PMOS 400 und der Steuerelektroden-Isolierschicht 503 des NMOS 500 herzustellen. Der insoweit erreichte Zustand ist in 29 dargestellt. Als nächstes werden, wie die 30 und 31 zeigen, die Steuerelektrode 304 des TL-IGBT/E 300, die Steuerelektrode 404 des PMOS 400 und die Steuerelektrode 504 des NMOS 500 gebildet.
  • Anschließend werden die p-leitende Basisregion 310, die n+-leitende Emitterregion 311 und die p+-leitende Stopfenregion 312 des TL-IGBT/E 300 gebildet und wird dann im Graben 302 der erste Zwischenschicht-Isolator 305 gebildet, woraufhin man die p+-leitende Quellenregion 401 und die p+-leitende Abflußregion 402 des PMOS 400 und die n+-leitende Quellenregion 501 und die n+-leitende Abflußregion 502 des NMOS 500 bildet. Der insoweit erreichte Zustand ist in 31 dargestellt.
  • Anschließend wird, wie in den 32 und 33 gezeigt ist, der Graben 302 mit der vergrabenen Elektrode 306 gefüllt und dann wird eine Zurückätzung durchgeführt, um die Oberfläche des SOI-Substrats 100 zu glätten. Anschließend wird der schichtförmige dritte Zwischenschicht-Isolator 109 aufgebracht. Diese Zustände sind in den 32 und 33 dargestellt. Sodann werden im dritten Zwischenschicht-Isolator 109 Kontaktlöcher geöffnet und die n+-leitende Pufferregion 315 und die p+-leitende Kollektorregion 309 des TL-IGBT/E 300 in dieser Reihenfolge hergestellt.
  • Im Anschluß werden, um so das Halbleiterbauteil mit den Strukturen gemäß den 26 und 27 zu vervollständigen, die Kollektorelektrode 313 und die Emitterelektrode 314 des TL-IGBT/E 300, die Quellenelektrode 405 und die Abflußelektrode 406 des PMOS 400 und die Quellenelektrode 505 und die Abflußelektrode 506 des NMOS 500 gebildet und wird schließlich die Passivierungsschicht 110 aufgebracht.
  • Gemäß der beschriebenen siebten Ausführungsform hat der TL-IGBT/E 300 die Steuerelektrode 304 im Graben 302, um einen Strompfad an der Seitenwand oder nahe dem Boden des Grabens 302 zu schaffen. Dies ermöglicht es, daß der TL-IGBT/E 300 hoch integriert ist und daß gleichzeitig der Ein-Widerstand im Vergleich zu dem eines TLPMs und eines planaren lateralen IGBTs erniedrigt ist. Außerdem wird gemäß der siebten Ausführungsform ein Substratstrom vermieden, da der TL-IGBT/E 300 auf dem SOI-Substrat 100 gebildet ist, und werden somit eine Reduzierung der Schaltverluste und eine hohe Betriebsgeschwindigkeit realisiert. Darüber hinaus kann nach der siebten Ausführungsform ein unerwünschtes Sperren aufgrund der gegenseitigen Beeinflussung zwischen dem TL/IGBT/E 300 und dem CMOS-Bauelement verhindert werden, da der TL-IGBT/E 300 und das CMOS-Bauelement voneinander durch die dielektrische Trennisolation mit dem Graben-Trennbereich 105 potentialmäßig getrennt sind.
  • Als Abwandlung kann, wie bei den oben beschriebenen Ausführungsformen, auch hier eine Struktur angegeben werden, bei der im TL-IGBT/E 300 keine n+-leitende Pufferregion 315 vorhanden ist. Außerdem kann gemäß der Ausführung des Halbleiterbauteils nach den 34 und 35 eine Struktur geschaffen werden, in der der PMOS 400 und der NMOS 500 nicht durch Sperrschichttrennung, sondern durch eine dielektrische Trennisolation mit dem Graben-Trennbereich 105 getrennt sind. Dies ermöglicht es, ein unerwünschtes Sperren aufgrund eines parasitären Thyristoreffekts zu verhindern. Die in 34 gezeigte Struktur entspricht hier der ersten Querschnittsebene und die in 35 gezeigte Figur der zweiten Querschnittsebene.
  • Die anhand der vorhergehenden Ausführungsbeispiele beschriebene Erfindung ist nicht auf diese erläuterten Ausführungsformen begrenzt, sondern kann vielfältig abgewandelt werden. Beispielsweise wurde bei den beschriebenen Ausführungsbeispielen als erster Leitfähigkeitstyp die p-Leitfähigkeit und als zweiter Leitfähigkeitstyp die n-Leitfähigkeit angenommen. Die Erfindung ist jedoch auch ausführbar, wenn die Leitfähigkeitstypen im Vergleich hierzu umgekehrt werden.
  • Die Erfindung führt zu folgenden Effekten. Gemäß der Erfindung wird ein Halbleiterbauteil erhalten, dessen darin enthaltener TL-IGBT die Steuerelektrode im im Halbleitersubstrat gebildeten Graben hat und bei dem ein Strompfad nahe der Seitenwand oder dem Boden des Grabens entsteht. Dies ermöglicht es, daß das Halbleiterbauteil hoch integriert ist und gleichzeitig einen Ein-Widerstand hat, der niedriger ist als der eines TLPM und eines planaren lateralen IGBTs.
  • Außerdem wird durch Bilden des TL-IGBTs im SOI-Substrat der Substratstrom des TL-IGBTs eliminiert, wodurch eine Erniedrigung der Schaltverluste und eine hohe Betriebsgeschwindigkeit realisiert werden können. Außerdem sind die TL-IGBTs voneinander durch die Technik der dielektrischen Trennisolation getrennt, wodurch ein unerwünschtes Sperren verhindert werden kann, und sind der TL-IGBT und die CMOS-Elemente voneinander durch die Technik der dielektrischen Trennisolation getrennt, wodurch Fehlfunktionen aufgrund gegenseitiger Beeinflussungen zwischen den Transistoren verhindert werden können.

Claims (15)

  1. Halbleiterbauteil (200) mit einer Halbleiterschicht (101), in der ein Graben (202) gebildet ist, und mit den folgenden Komponenten: – einer Kollektorregion (209) eines ersten Leitfähigkeitstyps, die an der Unterseite des Grunds des Grabens (202) angeordnet ist; – einer Emitterregion (211) eines zweiten Leitfähigkeitstyps, die außerhalb des Grabens in einem Oberflächenschichtbereich der Halbleiterschicht (101) angeordnet ist; – einer Basisregion (210) des ersten Leitfähigkeitstyps, die zwischen der Emitterregion (211) und der Kollektorregion (209) angeordnet ist; – einer Driftregion (208) des zweiten Leitfähigkeitstyps, die zwischen der Basisregion (210) und der Kollektorregion (209) angeordnet ist; – einer Steuerelektroden-Isolierschicht (203), die an der Innenseite des Grabens (202) angeordnet ist; – einer Steuerelektrode (204), die an der Innenseite der Steuerelektroden-Isolierschicht (203) angeordnet ist; – einem Zwischenschicht-Isolator (205), der an der Innenseite der Steuerelektrode (204) angeordnet ist; – einer vergrabenen Elektrode (206), die an der Innenseite des Zwischenschicht-Isolators (205) angeordnet und elektrisch mit der Kollektorregion (209) am Grund des Grabens (202) verbunden ist; – einer Kollektorelektrode (213), die elektrisch mit der vergrabenen Elektrode (206) verbunden ist; und – einer Emitterelektrode (214), die elektrisch sowohl mit der Emitterregion (211) als auch mit der Basisregion (210) verbunden ist.
  2. Halbleiterbauteil nach Anspruch 1, gekennzeichnet durch einen Isolator (207), der dicker ist als die Steuerelektroden-Isolierschicht (203) und in einem unteren Halbabschnitt des Grabens (202) angeordnet ist.
  3. Halbleiterbauteil (300) mit einer Halbleiterschicht (101), in der ein Graben (302) gebildet ist, und mit den folgenden Komponenten: – einer Emitterregion (311) eines zweiten Leitfähigkeitstyps, die an der Unterseite des Grunds des Grabens (302) angeordnet ist; – einer Kollektorregion (309) eines ersten Leitfähigkeitstyps, die außerhalb des Grabens in einem Oberflächenschichtbereich der Halbleiterschicht (101) angeordnet ist; – einer Basisregion (310) des ersten Leitfähigkeitstyps, die zwischen der Emitterregion (311) und der Kollektorregion (309) angeordnet ist; – einer Driftregion (308) des zweiten Leitfähigkeitstyps, die zwischen der Basisregion (310) und der Kollektorregion (309) angeordnet ist; – einer Steuerelektroden-Isolierschicht (303), die an der Innenseite des Grabens (302) angeordnet ist; – einer Steuerelektrode (304), die an der Innenseite der Steuerelektroden-Isolierschicht (303) angeordnet ist; – einem Zwischenschicht-Isolator (305), der an der Innenseite der Steuerelektrode (304) angeordnet ist; – einer vergrabenen Elektrode (306), die an der Innenseite des Zwischenschicht-Isolators (305) angeordnet und elektrisch mit der Emitterregion (309) am Grund des Grabens (302) verbunden ist; – einer Emitterelektrode (314), die elektrisch mit der vergrabenen Elektrode (306) verbunden ist; und – einer Kollektorelektrode (313), die elektrisch mit der Kollektorregion (309) verbunden ist.
  4. Halbleiterbauteil nach Anspruch 3, gekennzeichnet durch einen Isolator (307), der dicker ist als die Steuerelektroden-Isolierschicht (303) und in einem oberen Halbabschnitt des Grabens (302) angeordnet ist.
  5. Halbleiterbauteil nach einem der Ansprüche 1 bis 4, weiterhin gekennzeichnet durch eine Pufferregion (215, 315) des zweiten Leitfähigkeitstyps, die die Kollektorregion (209, 309) umgibt.
  6. Halbleiterbauteil nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß es in einem elementenbildenden Bereich (104, 114) gebildet ist, der von der Umgebung durch einen Graben-Trennbereich (105) isolierend getrennt ist, in dem ein leitfähiges Material (108) einen Trenngraben (106) mit dazwischenliegender Isolierschicht (107), die an der Innenwand des Trenngrabens gebildet ist, füllt, wobei der Trenngraben durch die Halbleiterschicht (101) hindurchreicht.
  7. Halbleiterbauteil nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Halbleiterschicht (101) aus einem Siliziumhalbleiter besteht, der auf eine Isolierschicht (103) aufgeschichtet ist.
  8. Halbleiterbauteil mit einem Halbleiterbauteil nach einem der Ansprüche 1 bis 7, umfassend: – eine auf einer Isolierschicht (103) aufgeschichtete Siliziumhalbleiterschicht (101), die in eine Mehrzahl von elementenbildenden Bereichen unterteilt ist, die voneinander durch dielektrische Trennisolation mit einem Grabentrennbereich getrennt sind, in dem ein Trenngraben (106) mit einem leitfähigen Material (108) mit dazwischenliegender Isolierschicht (107), die an der Innenwand des Trenngrabens gebildet ist, gefüllt ist, wobei der Trenngraben durch die Halbleiterschicht (101) hindurchreicht; – wobei in den elementenbildenden Bereichen unterschiedliche Halbleiterbauteile ausgebildet sind.
  9. Halbleiterbauteil nach Anspruch 8, dadurch gekennzeichnet, daß in einem ersten elementenbildenden Bereich und in einem zweiten elementen bildenden Bereich, jeweils aus der Mehrzahl der elementenbildenden Bereiche, jeweils das elementare Halbleiterbauteil nach Anspruch 1 oder 2 oder nach einem der auf Anspruch 1 oder 2 rückbezogenen Ansprüche 5 bis 7 gebildet ist, wobei diese Halbleiterbauteile im ersten elementenbildenden Bereich und diese Halbleiterbauteile im zweiten elementenbildenden Bereich unterschiedlichen Leitfähigkeitstyp haben.
  10. Halbleiterbauteil nach Anspruch 8, dadurch gekennzeichnet, daß in einem ersten elementenbildenden Bereich aus der Mehrzahl der elementenbildenden Bereiche das elementare Halbleiterbauelement nach Anspruch 1 oder 2 oder einem der auf Anspruch 1 oder 2 rückbezogenen Ansprüche 5 bis 7 gebildet ist und in einem zweiten elementenbildenden Bereich aus der Mehrzahl der elementenbildenden Bereiche das elementare Halbleiterbauteil nach Anspruch 3 oder 4, oder nach einem der auf Anspruch 3 oder 4 rückbezogenen Ansprüche 5 bis 7, gebildet ist und diese beiden Halbleiterbauteile gleichen Leitfähigkeitstyp haben.
  11. Halbleiterbauteil nach Anspruch 8, dadurch gekennzeichnet, daß in einem ersten elementenbildenden Bereich aus der Mehrzahl der elementenbildenden Bereiche das elementare Halbleiterbauteil nach Anspruch 1 oder 2 oder einem der auf Anspruch 1 oder 2 rückbezogenen Ansprüche 5 bis 7 gebildet ist und daß in einem zweiten elementenbildenden Bereich aus der Mehrzahl von elementenbildenden Bereichen das elementare Halbleiterbauteil nach einem der Ansprüche 3 und 4 oder einem der auf Anspruch 3 oder 4 rückbezogenen Ansprüche 5 bis 7 gebildet ist und diese beiden Halbleiterbauteile unterschiedlichen Leitfähigkeitstyp haben.
  12. Halbleiterbauteil nach Anspruch 8, dadurch gekennzeichnet, daß in einem ersten elementenbildenden Bereich und in einem zweiten elementenbildenden Bereich, jeweils aus der Mehrzahl der elementenbildenden Bereiche, jeweils das elementare Halbleiterbauteil nach einem der Ansprü che 6 bis 8 gebildet ist, wobei diese Halbleiterbauteile im ersten elementenbildenden Bereich und diese Halbleiterbauteile im zweiten elementenbildenden Bereich unterschiedlichen Leitfähigkeitstyp haben.
  13. Halbleiterbauteil nach Anspruch 8, dadurch gekennzeichnet, daß in einem ersten elementenbildenden Bereich aus der Mehrzahl der elementenbildenden Bereiche das elementare Halbleiterbauteil nach Anspruch 1 oder 2 oder das elementare Halbleiterbauteil nach Anspruch 3 oder 4, oder nach einem der darauf rückbezogenen Ansprüche 5 bis 7 gebildet ist und in einem zweiten elementenbildenden Bereich aus der Mehrzahl der elementenbildenden Bereiche ein planarer p-Kanal-MOSFET oder ein planarer n-Kanal-MOSFET zum Steuern des im ersten elementenbildenden Bereich gebildeten elementaren Bauteils gebildet ist.
  14. Halbleiterbauteil nach Anspruch 8, dadurch gekennzeichnet, daß in einem ersten elementenbildenden Bereich aus der Mehrzahl der elementenbildenden Bereiche das elementare Halbleiterbauteil nach Anspruch 1 oder 2 oder das elementare Halbleiterbauteil nach Anspruch 3 oder 4, oder nach einem der darauf rückbezogenen Ansprüche 5 bis 7 gebildet ist; und daß in einem zweiten elementenbildenden Bereich aus der Mehrzahl der elementenbildenden Bereiche sowohl ein planarer p-Kanal-MOSFET als auch ein planarer n-Kanal-MOSFET zum Steuern des im ersten elementenbildenden Bereich gebildeten elementaren Halbleiterbauteils gebildet sind.
  15. Halbleiterbauteil nach Anspruch 8, dadurch gekennzeichnet, daß in einem ersten elementenbildenden Bereich aus der Mehrzahl der elementenbildenden Bereiche das elementare Halbleiterbauteil nach Anspruch 1 oder 2 oder das elementare Halbleiterbauteil nach Anspruch 3 oder 4, oder nach einem der darauf rückbezogenen Ansprüche 5 bis 7 gebildet ist; daß im zweiten elementenbildenden Bereich aus der Mehrzahl der elementenbildenden Bereiche ein planarer p-Kanal-MOSFET zum Steuern des im ersten elementenbildenden Bereich gebildeten elementaren Halbleiterbauteils ist; und daß in einem dritten elementenbildenden Bereich aus der Mehrzahl der elementenbildenden Bereiche ein planarer n-Kanal-MOSFET zum Steuern des im ersten elementenbildenden Bereich gebildeten elementaren Halbleiterbauteils gebildet ist.
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