JP2011253883A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】ダミー半導体基板16にN型エピタキシャル層8を形成し、N型エピタキシャル層8にトレンチ30を形成し、トレンチ30側壁及びN型エピタキシャル層8表面にN型バッファ層7、次にP型埋め込みコレクタ層6を形成し、トレンチ30底面及びP+型埋め込みコレクタ層6上を埋め込み絶縁膜5で被覆する。埋め込み絶縁膜5上をポリシリコン膜3で被覆し、該ポリシリコン膜3と絶縁膜2を介してP型半導体基板1を貼り合わせた後、ダミー半導体基板16を除去し、略同一平面状に露出するトレンチ30底面の埋め込み絶縁膜5、P+型埋め込みコレクタ層6、N型バッファ層7、N型ドリフト層8a等を具備するSOI基板を形成する。該SOI基板にIGBT等を形成する。
【選択図】 図1
Description
本発明の第1の実施形態について図1に基づいて説明する。図1はトレンチ30等からなる誘電体分離層31と埋め込み絶縁膜5等で分離されたIGBT形成領域40とその制御回路等形成領域41を拡大して示す半導体装置の断面図である。実際のIGBT形成領域40は同図のエミッタ電極15aの左側に右側部分と対称部分を有し、全体としてIGBT形成用のSOIアイランドを形成している。
過剰にN型ドリフト層8a内に注入された正孔の再結合による消滅が遅れ、ターンオフ特性の劣化を招く結果になる。
本発明の第2の実施形態について図1、図5、図6〜図8に基づいて説明する。本実施形態の半導体装置の断面図は第1の実施形態を示す図1と同一である。従って、SOI基板の構成、及びIGBTの特徴も第1の実施形態と同一である。製造方法に第1の実施形態との相違点がある。
本発明の実施形態に係る半導体装置の断面図は第1の実施形態の図1とほぼ同様である。従って、その特徴も第1の実施形態の特徴を全て備えている。第1の実施形態との相違点はN型エピタキシャル層8の不純物プロファイルがN型エピタキシャル層8の両端から中央部に向かい傾斜している点である。
本発明の実施形態に係る半導体装置の断面図も第1の実施形態と同様である。従って、その特徴も第1の実施形態と変わらない。第1の実施形態との相違点はN型エピタキシャル層8をノンドープエピタキシャル層に変更した点である。この効果はエピタキシャル層の膜厚を薄くできることであり、その結果トレンチ30の深さを浅くでき、またその開口幅を小さくできる。従ってその分だけチャネル密度等を高めることができる。
5 埋め込み絶縁膜 6 P+型埋め込みコレクタ層 7 N型バッファ層
8 N型エピタキシャル層 8a N型ドリフト層 8b 第2のエピタキシャル層
9 P型ベース層 10 P型フィールドリング 11 N+型エミッタ層
12 ゲート絶縁膜 13 ゲート電極 14 層間絶縁膜
15a エミッタ電極 15b コレクタ電極 16 ダミー半導体基板
30 トレンチ 31 誘電体分離層 40 IGBT形成領域
41 制御回路等形成領域 51 P−型半導体基板 52 埋め込み絶縁膜
53 P−型半導体基板 54 IGBT 55 制御回路
56,57,58 誘電体分離層 59a P+型埋め込みエミッタ層
59b P+型埋め込み層 60 P+型エミッタ層
Claims (10)
- 第1導電型のエピタキシャル層及び該エピタキシャル層に形成された第1導電型のドリフト層と、
前記エピタキシャル層に、その底面から表面まで延在して形成されたトレンチと、
前記エピタキシャル層に前記トレンチの側壁から該エピタキシャル層の底面まで延在して形成された第1導電型のバッファ層と、
前記バッファ層上に形成された第2導電型の埋め込みコレクタ層と、
前記トレンチの底面から前記埋め込みコレクタ層上を延在して被覆する埋め込み絶縁膜と、
前記トレンチ内を含む前記埋め込み絶縁膜上を被覆するポリシリコン膜と、
前記ポリシリコン膜と、その表面に形成された絶縁膜を介して貼り合わされた第2導電型の半導体基板と、を具備することを特徴とする半導体装置。 - 前記エピタキシャル層の不純物濃度が該エピタキシャル層の両面から内部に向かって低くなり該エピタキシャル層内部に不純物濃度の低い領域を具備することを特徴とする請求項1に記載の半導体装置。
- 前記エピタキシャル層がノンドープ層からなる高抵抗エピタキシャル層であることを特徴とする請求項1に記載の半導体装置。
- 前記埋め込みコレクタ層が前記トレンチ底面から前記バッファ層を延在して被覆する第2のエピタキシャル層に第2導電型の不純物を拡散して形成されたことを特徴とする請求項1乃至請求項3のいずれかに記載の半導体装置。
- ダミー半導体基板に第1導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層に前記ダミー半導体基板の表面まで延在するトレンチを形成する工程と、
前記エピタキシャル層に前記トレンチの側壁から該エピタキシャル層の表面まで延在する第1導電型のバッファ層を形成する工程と、
前記バッファ層を被覆する第2導電型の埋め込みコレクタ層を形成する工程と、
前記トレンチ底面から前記埋め込みコレクタ層上を延在して被覆する埋め込み絶縁膜を形成する工程と、
前記トレンチ内を含む前記埋め込み絶縁膜上を被覆するポリシリコン膜を形成する工程と、
前記ポリシリコン膜と、その表面に形成された絶縁膜を介して第2導電型の半導体基板を貼り合わせる工程と、
前記半導体基板の貼り合わせ後に前記ダミー半導体基板を除去する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記ダミー半導体基板が高濃度アンチモンドープ半導体基板であることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記ダミー半導体基板上に前記トレンチ形成時のエッチングストッパとなり、且つ該ダミー半導体基板の除去時に同時に除去される第2導電型のトレンチエッチストッパ層を形成する工程を有することを特徴とする請求項5または請求項6に記載の半導体装置の製造方法。
- 前記エピタキシャル層の不純物濃度が該エピタキシャル層の両面から内部に向かって低くなり該エピタキシャル層内部に不純物濃度の低い領域を形成することを特徴とする請求項5乃至請求項7のいずれかに記載の半導体装置の製造方法。
- 前記埋め込みコレクタ層が前記トレンチ底面から前記バッファ層を延在して被覆する第2エピタキシャル層に第2導電型の不純物を拡散して形成することを特徴とする請求項5乃至請求項8のいずれかに記載の半導体装置の製造方法。
- 前記埋め込み絶縁膜が前記埋め込みコレクタ層を熱酸化することにより形成することを特徴とする請求項9に記載の半導体装置の製造方法。
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