JPH0817911A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
- Publication number
- JPH0817911A JPH0817911A JP14333794A JP14333794A JPH0817911A JP H0817911 A JPH0817911 A JP H0817911A JP 14333794 A JP14333794 A JP 14333794A JP 14333794 A JP14333794 A JP 14333794A JP H0817911 A JPH0817911 A JP H0817911A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- island
- silicon film
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】 高耐圧素子を含む誘電体分離構造の半導体集
積回路を高歩留、高信頼性で製造することのできる分離
構造、及びその製造方法を提供する。 【構成】 単結晶半導体からなるアイランド１と、該ア
イランドの下面及び側面を被覆する絶縁膜１２と、該絶
縁膜で被覆されたアイランドを埋込み支持する支持部材
２４，１１と、該支持部材を固着した支持基板とからな
る誘電体分離型の半導体集積回路において、前記支持部
材は前記アイランドを被覆する絶縁膜１２に固着した多
結晶シリコン膜２４と、該多結晶シリコン膜と前記支持
基板に固着したボロンガラス膜１１とからなり、該多結
晶シリコン膜と該ボロンガラス膜との間には、酸化膜１
２Ａが挟まれている。
積回路を高歩留、高信頼性で製造することのできる分離
構造、及びその製造方法を提供する。 【構成】 単結晶半導体からなるアイランド１と、該ア
イランドの下面及び側面を被覆する絶縁膜１２と、該絶
縁膜で被覆されたアイランドを埋込み支持する支持部材
２４，１１と、該支持部材を固着した支持基板とからな
る誘電体分離型の半導体集積回路において、前記支持部
材は前記アイランドを被覆する絶縁膜１２に固着した多
結晶シリコン膜２４と、該多結晶シリコン膜と前記支持
基板に固着したボロンガラス膜１１とからなり、該多結
晶シリコン膜と該ボロンガラス膜との間には、酸化膜１
２Ａが挟まれている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路及びその
製造方法に係り、特に誘電体分離されたアイランド内に
高耐圧半導体素子を含む半導体集積回路及びその製造方
法に関する。
製造方法に係り、特に誘電体分離されたアイランド内に
高耐圧半導体素子を含む半導体集積回路及びその製造方
法に関する。
【０００２】
【従来の技術】耐圧が数百Ｖを超えるような半導体素子
を含む半導体集積回路を製造する場合、ＰＮ接合によっ
て素子間分離を行うのではなく、酸化膜（誘電体）によ
って分離を行う誘電体分離構造が用いられている。その
製造方法にも幾つかの種類があるが、その一つとして、
半導体基板の表面に溝を形成した後、その溝を多結晶シ
リコンで埋めて支持基板に接着して、反対表面を研磨し
て該研磨面を素子形成面とする手法が知られている（例
えば、特開昭５９−９９７３５号公報参照）。
を含む半導体集積回路を製造する場合、ＰＮ接合によっ
て素子間分離を行うのではなく、酸化膜（誘電体）によ
って分離を行う誘電体分離構造が用いられている。その
製造方法にも幾つかの種類があるが、その一つとして、
半導体基板の表面に溝を形成した後、その溝を多結晶シ
リコンで埋めて支持基板に接着して、反対表面を研磨し
て該研磨面を素子形成面とする手法が知られている（例
えば、特開昭５９−９９７３５号公報参照）。
【０００３】また特開平１−９３１４３号公報によれ
ば、第１の半導体基板と第２の半導体基板のそれぞれの
主表面に凹凸（溝）を形成し、流動性を有する接着材料
を介して互いの凹凸面を嵌合させた後、その接着材料を
加熱溶融することにより両半導体基板を接着させ、一方
の半導体基板の裏面から研磨して接着剤及び絶縁層によ
り誘電体分離されたアイランドを形成する方法が開示さ
れている。ここで、流動性を有する接着材料として、Ｂ
ＰＳＧ等のガラス材料が用いられている。
ば、第１の半導体基板と第２の半導体基板のそれぞれの
主表面に凹凸（溝）を形成し、流動性を有する接着材料
を介して互いの凹凸面を嵌合させた後、その接着材料を
加熱溶融することにより両半導体基板を接着させ、一方
の半導体基板の裏面から研磨して接着剤及び絶縁層によ
り誘電体分離されたアイランドを形成する方法が開示さ
れている。ここで、流動性を有する接着材料として、Ｂ
ＰＳＧ等のガラス材料が用いられている。
【０００４】
【発明が解決しようとする課題】耐圧が数百Ｖを超える
ようなトランジスタ等の半導体素子を誘電体分離された
単結晶半導体からなるアイランドに収納する場合に、そ
のベース領域下面からアイランド下面までの深さは５０
〜１００μｍ程度の距離が必要である。このため、Ｕ字
型或いはＶ字型の分離用の溝もその深さが５０〜１５０
μｍ程度が必要となる。しかしながら、この程度の深さ
のＵ字またはＶ字状の分離用溝を、単に前述のようなＢ
ＰＳＧ等のガラス材料で埋込もうとすると、ガラス材料
の平坦化性能にも限界があることから、Ｕ字又はＶ字状
の深い溝が必ずしも充分に埋めきれないという問題があ
る。
ようなトランジスタ等の半導体素子を誘電体分離された
単結晶半導体からなるアイランドに収納する場合に、そ
のベース領域下面からアイランド下面までの深さは５０
〜１００μｍ程度の距離が必要である。このため、Ｕ字
型或いはＶ字型の分離用の溝もその深さが５０〜１５０
μｍ程度が必要となる。しかしながら、この程度の深さ
のＵ字またはＶ字状の分離用溝を、単に前述のようなＢ
ＰＳＧ等のガラス材料で埋込もうとすると、ガラス材料
の平坦化性能にも限界があることから、Ｕ字又はＶ字状
の深い溝が必ずしも充分に埋めきれないという問題があ
る。
【０００５】分離用の深いＵ字又はＶ字状の溝がガラス
材料等の誘電体により埋めきれない場合には、ガラス材
料と支持基板との間にエア或いはガスが溜まり、その後
の熱処理により半導体基板等にストレスを与え、クラッ
クを発生させたりウエハにクラックを発生させたり、で
きあがった半導体集積回路のスクライブ性を劣化させた
り、或いは歩留低下、信頼性上の問題を引き起こす場合
がある。
材料等の誘電体により埋めきれない場合には、ガラス材
料と支持基板との間にエア或いはガスが溜まり、その後
の熱処理により半導体基板等にストレスを与え、クラッ
クを発生させたりウエハにクラックを発生させたり、で
きあがった半導体集積回路のスクライブ性を劣化させた
り、或いは歩留低下、信頼性上の問題を引き起こす場合
がある。
【０００６】そこで、ＢＰＳＧ等のガラス材料に代え
て、多結晶シリコン膜とボロンガラス膜の複合膜を用い
る方法が考えられる。しかしながら、多結晶シリコン膜
を用いると半導体基板がそり易くなり、例えばホトリソ
工程でパターニングの際、或いはエッチングの際に支障
を生じるという問題がある。
て、多結晶シリコン膜とボロンガラス膜の複合膜を用い
る方法が考えられる。しかしながら、多結晶シリコン膜
を用いると半導体基板がそり易くなり、例えばホトリソ
工程でパターニングの際、或いはエッチングの際に支障
を生じるという問題がある。
【０００７】本発明は係る従来技術の問題点に鑑みて為
されたものであり、高耐圧素子を含む誘電体分離構造の
半導体集積回路を高歩留、高信頼性で製造することので
きる分離構造、及びその製造方法を提供することを目的
とする。
されたものであり、高耐圧素子を含む誘電体分離構造の
半導体集積回路を高歩留、高信頼性で製造することので
きる分離構造、及びその製造方法を提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、単結晶半導体からなるアイランドと、該アイランド
の下面及び側面を被覆する絶縁膜と、該絶縁膜で被覆さ
れたアイランドを埋込み支持する支持部材と、該支持部
材を固着した支持基板とからなる誘電体分離型の半導体
集積回路において、前記支持部材は前記アイランドを被
覆する絶縁膜に固着した多結晶シリコン膜と、該多結晶
シリコン膜と前記支持基板に固着したボロンガラス膜と
からなり、該多結晶シリコン膜と該ボロンガラス膜との
間には、酸化膜が挟まれていることを特徴とする。
は、単結晶半導体からなるアイランドと、該アイランド
の下面及び側面を被覆する絶縁膜と、該絶縁膜で被覆さ
れたアイランドを埋込み支持する支持部材と、該支持部
材を固着した支持基板とからなる誘電体分離型の半導体
集積回路において、前記支持部材は前記アイランドを被
覆する絶縁膜に固着した多結晶シリコン膜と、該多結晶
シリコン膜と前記支持基板に固着したボロンガラス膜と
からなり、該多結晶シリコン膜と該ボロンガラス膜との
間には、酸化膜が挟まれていることを特徴とする。
【０００９】又、単結晶半導体からなるアイランドと、
該アイランドの下面及び側面を被覆する絶縁膜と、該絶
縁膜で被覆されたアイランドを埋込み支持する支持部材
と、該支持部材を固着した支持基板とからなる誘電体分
離型の半導体集積回路において、前記支持部材は酸化膜
に挟まれた複数の多結晶シリコン膜と、ボロンガラス膜
との複合層により構成されたことを特徴とする
該アイランドの下面及び側面を被覆する絶縁膜と、該絶
縁膜で被覆されたアイランドを埋込み支持する支持部材
と、該支持部材を固着した支持基板とからなる誘電体分
離型の半導体集積回路において、前記支持部材は酸化膜
に挟まれた複数の多結晶シリコン膜と、ボロンガラス膜
との複合層により構成されたことを特徴とする
【００１０】又、本発明の半導体集積回路の製造方法
は、単結晶半導体基板上に分離用の溝を形成して前記半
導体基板表面に酸化膜を形成する工程と、前記半導体基
板表面の前記溝を埋込んで多結晶シリコン膜を被着する
工程と、酸化膜を被着する工程と、前記酸化膜上にボロ
ンガラス膜を被着する工程と、前記ボロンガラス膜の被
着面を支持基板に貼り付ける工程と、前記半導体基板の
裏面から前記分離用溝に達する迄研磨して前記ボロンガ
ラス膜及び多結晶シリコン膜により支持されたアイラン
ドを形成する工程と、前記アイランド内に半導体素子を
形成する工程とからなることを特徴とする。
は、単結晶半導体基板上に分離用の溝を形成して前記半
導体基板表面に酸化膜を形成する工程と、前記半導体基
板表面の前記溝を埋込んで多結晶シリコン膜を被着する
工程と、酸化膜を被着する工程と、前記酸化膜上にボロ
ンガラス膜を被着する工程と、前記ボロンガラス膜の被
着面を支持基板に貼り付ける工程と、前記半導体基板の
裏面から前記分離用溝に達する迄研磨して前記ボロンガ
ラス膜及び多結晶シリコン膜により支持されたアイラン
ドを形成する工程と、前記アイランド内に半導体素子を
形成する工程とからなることを特徴とする。
【００１１】又、前記多結晶シリコン膜と酸化膜とを被
着する工程を、複数回繰り返して、その後ボロンガラス
膜を被着する工程により支持部材を形成することを特徴
とする。
着する工程を、複数回繰り返して、その後ボロンガラス
膜を被着する工程により支持部材を形成することを特徴
とする。
【００１２】
【作用】単結晶半導体からなるアイランドは、アイラン
ドを被覆する絶縁膜に固着した多結晶シリコン膜と、そ
の多結晶シリコン膜と支持基板に固着したボロンガラス
膜と、その間に挟まれた酸化膜とにより基板上に支持さ
れる。多結晶シリコン膜は、単結晶半導体のアイランド
を被覆する酸化膜等の絶縁膜に対して密着性が良好であ
るので、分離用の溝を埋込む際に、分離用の溝が細く且
つ深くても密着性良く埋込むことができる。そして、ボ
ロンガラス膜は多結晶膜と他の半導体ウエハ等である支
持基板との間に良好な密着性が得られる。そして、ボロ
ンガラス膜と多結晶シリコン膜の間に挟まれた酸化膜
は、多結晶シリコン膜に生じる熱歪みに対して緩衝材の
役割を果たし、半導体基板のそり等の問題を防止するこ
とができる。それ故、酸化膜を挟んだ多結晶シリコン膜
とボロンガラス膜の複合膜構造により単結晶半導体から
なるアイランドを支持基板上に支持するので、その支持
構造が強固であり、且つ熱歪み等に対してクッション性
の高いものとなる。従って、高耐圧素子を含む半導体集
積回路を、良好な歩留、信頼性等で製造することができ
る。尚、複数の上述の複合膜を用いることにより、任意
の深い溝を埋め込んで支持することができ、高耐圧素子
に必要な深い分離領域を実現することができる。
ドを被覆する絶縁膜に固着した多結晶シリコン膜と、そ
の多結晶シリコン膜と支持基板に固着したボロンガラス
膜と、その間に挟まれた酸化膜とにより基板上に支持さ
れる。多結晶シリコン膜は、単結晶半導体のアイランド
を被覆する酸化膜等の絶縁膜に対して密着性が良好であ
るので、分離用の溝を埋込む際に、分離用の溝が細く且
つ深くても密着性良く埋込むことができる。そして、ボ
ロンガラス膜は多結晶膜と他の半導体ウエハ等である支
持基板との間に良好な密着性が得られる。そして、ボロ
ンガラス膜と多結晶シリコン膜の間に挟まれた酸化膜
は、多結晶シリコン膜に生じる熱歪みに対して緩衝材の
役割を果たし、半導体基板のそり等の問題を防止するこ
とができる。それ故、酸化膜を挟んだ多結晶シリコン膜
とボロンガラス膜の複合膜構造により単結晶半導体から
なるアイランドを支持基板上に支持するので、その支持
構造が強固であり、且つ熱歪み等に対してクッション性
の高いものとなる。従って、高耐圧素子を含む半導体集
積回路を、良好な歩留、信頼性等で製造することができ
る。尚、複数の上述の複合膜を用いることにより、任意
の深い溝を埋め込んで支持することができ、高耐圧素子
に必要な深い分離領域を実現することができる。
【００１３】
【実施例】以下、本発明の一実施例について添付図面を
参照しながら説明する。
参照しながら説明する。
【００１４】図１は、本発明の第１実施例の半導体集積
回路の部分断面図であり、誘電体分離されたアイランド
の一領域を示す。本実施例の半導体集積回路は、支持基
板１０上にボロンガラス膜１１、酸化膜１２Ａ及び多結
晶シリコン膜２４からなる支持部材により誘電体分離さ
れたアイランド１が多数支持されている。そして、誘電
体分離されたアイランド１に例えば数百Ｖの耐圧を有す
る高耐圧バイポーラトランジスタ、ＤＭＯＳ、ＩＧＢＴ
等の素子が収納される。
回路の部分断面図であり、誘電体分離されたアイランド
の一領域を示す。本実施例の半導体集積回路は、支持基
板１０上にボロンガラス膜１１、酸化膜１２Ａ及び多結
晶シリコン膜２４からなる支持部材により誘電体分離さ
れたアイランド１が多数支持されている。そして、誘電
体分離されたアイランド１に例えば数百Ｖの耐圧を有す
る高耐圧バイポーラトランジスタ、ＤＭＯＳ、ＩＧＢＴ
等の素子が収納される。
【００１５】酸化膜１２によりその底面及び側面が被覆
され誘電体分離されたアイランド１は、Ｖ字型分離用の
溝３によって区画されており、酸化膜１２，１２Ａに挟
まれた多結晶シリコン膜２４及びボロンガラス膜１１か
らなる支持部材中に埋込まれた構造となっている。多結
晶シリコン膜２４は、アイランド１の酸化膜１２に固着
されており、ボロンガラス膜１１は、多結晶シリコン膜
２４を他の半導体基板である支持基板１０に接着する役
割を果たしている。
され誘電体分離されたアイランド１は、Ｖ字型分離用の
溝３によって区画されており、酸化膜１２，１２Ａに挟
まれた多結晶シリコン膜２４及びボロンガラス膜１１か
らなる支持部材中に埋込まれた構造となっている。多結
晶シリコン膜２４は、アイランド１の酸化膜１２に固着
されており、ボロンガラス膜１１は、多結晶シリコン膜
２４を他の半導体基板である支持基板１０に接着する役
割を果たしている。
【００１６】ここで、多結晶シリコン膜２４とボロンガ
ラス膜１１との間に挟まれた酸化膜１２Ａは、一例とし
て気相成長（ＣＶＤ）により被着された膜厚１〜２μｍ
の酸化膜である。この酸化膜１２Ａは、多結晶シリコン
膜２４の熱歪を吸収する緩衝材としての役割を果たして
いる。そして、この酸化膜１２Ａにより、多結晶シリコ
ン膜２４を用いることによって生ずる半導体基板のそり
の問題を解決することができる。
ラス膜１１との間に挟まれた酸化膜１２Ａは、一例とし
て気相成長（ＣＶＤ）により被着された膜厚１〜２μｍ
の酸化膜である。この酸化膜１２Ａは、多結晶シリコン
膜２４の熱歪を吸収する緩衝材としての役割を果たして
いる。そして、この酸化膜１２Ａにより、多結晶シリコ
ン膜２４を用いることによって生ずる半導体基板のそり
の問題を解決することができる。
【００１７】そして、アイランド１内には、高耐圧トラ
ンジスタを構成するＰ型ベース領域２０、Ｎ+ 型エミッ
タ領域２１、Ｎ+ 型コレクタコンタクト領域１９、Ｎ+
型埋込拡散層１７等を備えている。Ｎ+ 型埋込拡散層１
７は、誘電体アイランド１の周囲の酸化膜１７の内面側
に予めイオン注入されたＮ+ 型不純物層からの拡散によ
り形成される。
ンジスタを構成するＰ型ベース領域２０、Ｎ+ 型エミッ
タ領域２１、Ｎ+ 型コレクタコンタクト領域１９、Ｎ+
型埋込拡散層１７等を備えている。Ｎ+ 型埋込拡散層１
７は、誘電体アイランド１の周囲の酸化膜１７の内面側
に予めイオン注入されたＮ+ 型不純物層からの拡散によ
り形成される。
【００１８】係る構造の誘電体分離されたトランジスタ
は、アイランドの深さを５０〜１００μｍ程度と深く取
ることができ、ベース２０と埋込拡散層１７間の距離Ｗ
を大きく取ることができる。このため、耐圧の高い素子
を半導体集積回路上に搭載することが可能となり、誘電
体分離されているので、ラッチアップ等の問題がない。
は、アイランドの深さを５０〜１００μｍ程度と深く取
ることができ、ベース２０と埋込拡散層１７間の距離Ｗ
を大きく取ることができる。このため、耐圧の高い素子
を半導体集積回路上に搭載することが可能となり、誘電
体分離されているので、ラッチアップ等の問題がない。
【００１９】図２は、本発明の第２実施例の半導体集積
回路の部分断面図であり、図１に示す第１実施例と同様
の誘電体分離されたアイランドの領域を示す。本実施例
においては、第１実施例の多結晶シリコン膜２４に代わ
って、酸化膜１２Ａにより挟まれた複数層の多結晶シリ
コン膜２４Ａにより形成されている。その他の構成は、
第１実施例と同様であり、同一又は相当部分には、同一
の符号を付して重複した説明を省略する。
回路の部分断面図であり、図１に示す第１実施例と同様
の誘電体分離されたアイランドの領域を示す。本実施例
においては、第１実施例の多結晶シリコン膜２４に代わ
って、酸化膜１２Ａにより挟まれた複数層の多結晶シリ
コン膜２４Ａにより形成されている。その他の構成は、
第１実施例と同様であり、同一又は相当部分には、同一
の符号を付して重複した説明を省略する。
【００２０】酸化膜１２Ａは、一例として膜厚１〜２μ
ｍのＣＶＤ酸化膜であり、多結晶シリコン膜の膜厚１０
〜２０μｍ毎に間挿される。図示では多結晶シリコン膜
２４Ａを２層としたが、３層或いは４層としてもよい。
かかる構造により、多結晶シリコン膜２４Ａに生じる熱
歪みが酸化膜１２Ａにより吸収されるので、深い溝３を
埋め込むことのできる多結晶シリコン膜を任意の厚みに
形成できる。従って、高耐圧素子に好適な深い溝３を有
する誘電体分離アイランドを作ることができる。
ｍのＣＶＤ酸化膜であり、多結晶シリコン膜の膜厚１０
〜２０μｍ毎に間挿される。図示では多結晶シリコン膜
２４Ａを２層としたが、３層或いは４層としてもよい。
かかる構造により、多結晶シリコン膜２４Ａに生じる熱
歪みが酸化膜１２Ａにより吸収されるので、深い溝３を
埋め込むことのできる多結晶シリコン膜を任意の厚みに
形成できる。従って、高耐圧素子に好適な深い溝３を有
する誘電体分離アイランドを作ることができる。
【００２１】次に、本実施例の半導体集積回路の製造方
法について説明する。まず、図３に示すようにＮ型半導
体基板１５の表面をレジストパターニングにより選択的
に異方性ドライエッチングすることによりＶ字、または
Ｕ字型の深さ５０〜１５０μｍの溝３を形成する。この
Ｖ字又はＵ字型の溝３は、ＫＯＨ溶液による異方性エッ
チングにより形成してもよい。
法について説明する。まず、図３に示すようにＮ型半導
体基板１５の表面をレジストパターニングにより選択的
に異方性ドライエッチングすることによりＶ字、または
Ｕ字型の深さ５０〜１５０μｍの溝３を形成する。この
Ｖ字又はＵ字型の溝３は、ＫＯＨ溶液による異方性エッ
チングにより形成してもよい。
【００２２】次に、図４に示すように半導体基板１５の
表面の全面にヒ素をイオン注入してＮ+ 型不純物層１７
Ａを形成して、厚さ１μｍ程度の酸化膜１２を成長させ
る。尚、Ｎ+ 型不純物層１７Ａの形成は、拡散によって
行ってもよく、又、酸化膜１２の形成後イオン注入によ
って行ってもよい。
表面の全面にヒ素をイオン注入してＮ+ 型不純物層１７
Ａを形成して、厚さ１μｍ程度の酸化膜１２を成長させ
る。尚、Ｎ+ 型不純物層１７Ａの形成は、拡散によって
行ってもよく、又、酸化膜１２の形成後イオン注入によ
って行ってもよい。
【００２３】次に、図５に示すように多結晶シリコン膜
２４をＣＶＤにより形成する。多結晶シリコン膜２４
は、例えば深さ１００μｍ程度の溝３に対して５０μｍ
程度の厚みに形成する。多結晶シリコン膜２４をＣＶＤ
により堆積させると、溝３の最深部では半導体基板１５
の平坦部より膜厚が厚く被着する。本発明ではこの膜厚
の差を利用して、溝３の深さを実質的に浅くするのであ
る。そして、酸化膜１２ＡをＣＶＤにより１〜２μｍ程
度の厚みに形成する。又、酸化膜１２Ａは、多結晶シリ
コン膜２４の表面をウエット熱酸化により形成してもよ
い。
２４をＣＶＤにより形成する。多結晶シリコン膜２４
は、例えば深さ１００μｍ程度の溝３に対して５０μｍ
程度の厚みに形成する。多結晶シリコン膜２４をＣＶＤ
により堆積させると、溝３の最深部では半導体基板１５
の平坦部より膜厚が厚く被着する。本発明ではこの膜厚
の差を利用して、溝３の深さを実質的に浅くするのであ
る。そして、酸化膜１２ＡをＣＶＤにより１〜２μｍ程
度の厚みに形成する。又、酸化膜１２Ａは、多結晶シリ
コン膜２４の表面をウエット熱酸化により形成してもよ
い。
【００２４】次に、図６に示すように半導体基板１５の
表面にボロンガラス膜１１を例えば７０μｍ程度の厚み
に形成する。ボロンガラス膜１１は、ＣＶＤにより四塩
化硅素と三塩化ホウ素等を反応させて形成されたスート
と呼ばれるボロンを含む珪酸ガラス系の被膜である。ボ
ロンガラス膜１１は、多結晶シリコン膜２４の被着によ
り浅くなったＶ字型の溝３を埋込んでその表面が略平坦
になる厚さ迄成長させる。先の工程において、溝３の実
質的な深さを多結晶シリコン膜２４により浅くしている
ので、ボロンガラス膜１１の表面を平坦面に形成でき
る。
表面にボロンガラス膜１１を例えば７０μｍ程度の厚み
に形成する。ボロンガラス膜１１は、ＣＶＤにより四塩
化硅素と三塩化ホウ素等を反応させて形成されたスート
と呼ばれるボロンを含む珪酸ガラス系の被膜である。ボ
ロンガラス膜１１は、多結晶シリコン膜２４の被着によ
り浅くなったＶ字型の溝３を埋込んでその表面が略平坦
になる厚さ迄成長させる。先の工程において、溝３の実
質的な深さを多結晶シリコン膜２４により浅くしている
ので、ボロンガラス膜１１の表面を平坦面に形成でき
る。
【００２５】尚、第２実施例に示す酸化膜１２Ａの間挿
された複数層の多結晶シリコン膜２４Ａを形成する場合
には、例えば多結晶シリコン膜２４Ａを膜厚１０〜２０
μｍ程度ＣＶＤにより形成して、引き続き酸化膜１２Ａ
をＣＶＤにより１〜２μｍ形成する。これを３〜４層繰
り返すことにより、酸化膜が間挿された多結晶シリコン
膜を５０〜１００μｍの厚みに形成することができる。
された複数層の多結晶シリコン膜２４Ａを形成する場合
には、例えば多結晶シリコン膜２４Ａを膜厚１０〜２０
μｍ程度ＣＶＤにより形成して、引き続き酸化膜１２Ａ
をＣＶＤにより１〜２μｍ形成する。これを３〜４層繰
り返すことにより、酸化膜が間挿された多結晶シリコン
膜を５０〜１００μｍの厚みに形成することができる。
【００２６】次に、図７に示すように半導体基板１５を
ひっくり返してその表面を支持基板１０に貼り付ける。
すなわち、半導体基板１５のボロンガラス膜１１の被着
した面を支持基板１０の表面に嵌め合わせて、例えば１
２００〜１３００゜Ｃで加熱する。この加熱処理により
ボロンガラス膜１１が軟化溶融して酸化膜１２Ａで被覆
された多結晶シリコン膜２４と支持基板１０とをしっか
りと接着固定する。なお支持基板１０としては、半導体
基板１５と同種の半導体基板が用いられる。支持基板１
０は、単にボロンガラス膜１１によりアイランド１を支
持するためのものであるので、熱膨張係数等の観点から
半導体基板１５と同種のものが好ましいが、セラミック
基板等を用いても差し支えはない。
ひっくり返してその表面を支持基板１０に貼り付ける。
すなわち、半導体基板１５のボロンガラス膜１１の被着
した面を支持基板１０の表面に嵌め合わせて、例えば１
２００〜１３００゜Ｃで加熱する。この加熱処理により
ボロンガラス膜１１が軟化溶融して酸化膜１２Ａで被覆
された多結晶シリコン膜２４と支持基板１０とをしっか
りと接着固定する。なお支持基板１０としては、半導体
基板１５と同種の半導体基板が用いられる。支持基板１
０は、単にボロンガラス膜１１によりアイランド１を支
持するためのものであるので、熱膨張係数等の観点から
半導体基板１５と同種のものが好ましいが、セラミック
基板等を用いても差し支えはない。
【００２７】次に、図８に示すように半導体基板１５の
裏面側から研磨してＶ字型の溝３の頭が出たところで研
磨を停止する。半導体基板１５の研磨は、通常のポリッ
シングにより行う。この研磨により、単結晶半導体基板
１５は、酸化膜１２により誘電体分離されたアイランド
１に分割され、ボロンガラス膜１１及び多結晶シリコン
膜２４により支持基板１０に接着支持される。Ｎ+ 型埋
込み拡散層１７は、多結晶シリコン膜２４及びボロンガ
ラス膜１１の被着、支持基板１０への半導体基板１５の
貼り付け時の熱処理等により図４における不純物層１７
Ａの表面層からアイランド１の底面及び側面の酸化膜１
２の内側に拡散して形成される。
裏面側から研磨してＶ字型の溝３の頭が出たところで研
磨を停止する。半導体基板１５の研磨は、通常のポリッ
シングにより行う。この研磨により、単結晶半導体基板
１５は、酸化膜１２により誘電体分離されたアイランド
１に分割され、ボロンガラス膜１１及び多結晶シリコン
膜２４により支持基板１０に接着支持される。Ｎ+ 型埋
込み拡散層１７は、多結晶シリコン膜２４及びボロンガ
ラス膜１１の被着、支持基板１０への半導体基板１５の
貼り付け時の熱処理等により図４における不純物層１７
Ａの表面層からアイランド１の底面及び側面の酸化膜１
２の内側に拡散して形成される。
【００２８】次に図１又は図２に示すように、Ｐ型ベー
ス拡散層２０、Ｎ+ 型エミッタ拡散層２１、Ｎ+ 型コレ
クタコンタクト拡散層１９等が次々に形成され、誘電体
分離されたアイランド領域１内にトランジスタ等のデバ
イスの拡散領域が形成される。そして図示しないその他
のアイランドにも、高耐圧バイポーラトランジスタ、或
いは耐圧を要さない小信号トランジスタ等の半導体素子
が同時に拡散により形成される。そして、これらの高耐
圧型トランジスタ及び小信号用トランジスタ等は公知の
配線技術により接続され、高耐圧半導体素子を含む誘電
体分離構造の半導体集積回路が完成する。
ス拡散層２０、Ｎ+ 型エミッタ拡散層２１、Ｎ+ 型コレ
クタコンタクト拡散層１９等が次々に形成され、誘電体
分離されたアイランド領域１内にトランジスタ等のデバ
イスの拡散領域が形成される。そして図示しないその他
のアイランドにも、高耐圧バイポーラトランジスタ、或
いは耐圧を要さない小信号トランジスタ等の半導体素子
が同時に拡散により形成される。そして、これらの高耐
圧型トランジスタ及び小信号用トランジスタ等は公知の
配線技術により接続され、高耐圧半導体素子を含む誘電
体分離構造の半導体集積回路が完成する。
【００２９】なお、以上に説明した実施例では誘電体分
離されたアイランド領域内にバイポーラトランジスタを
形成する例について述べたが、高耐圧ダイオード、サイ
リスタまたは絶縁ゲートバイポーラトランジスタ（ＩＧ
ＢＴ）等を形成してもよいことは勿論のことである。
又、ボロンガラス膜も上述の実施例に限定されるもので
なく、支持基板に誘電体分離されたアイランドを酸化膜
及び多結晶シリコン膜を挟んで固定できるものであるな
らば何でも利用可能である。このように本発明の趣旨を
逸脱することなく、種々の変形実施例が可能である。
離されたアイランド領域内にバイポーラトランジスタを
形成する例について述べたが、高耐圧ダイオード、サイ
リスタまたは絶縁ゲートバイポーラトランジスタ（ＩＧ
ＢＴ）等を形成してもよいことは勿論のことである。
又、ボロンガラス膜も上述の実施例に限定されるもので
なく、支持基板に誘電体分離されたアイランドを酸化膜
及び多結晶シリコン膜を挟んで固定できるものであるな
らば何でも利用可能である。このように本発明の趣旨を
逸脱することなく、種々の変形実施例が可能である。
【００３０】
【発明の効果】以上に説明したように本発明によれば、
多結晶シリコン膜が溝の深さを浅くするので、ボロンガ
ラス膜が埋めこめる限界の深さより溝の深さを深くでき
る。したがって、深いアイランド領域を形成することが
でき素子耐圧を向上させることが出来る。多結晶シリコ
ン膜を用いることによる熱歪みは、間挿される酸化膜に
より吸収されるので、多結晶シリコン膜の膜厚を任意に
稼ぐことができ、深い溝を埋め込んでも半導体基板のそ
り等の問題を生じない。それ故、高耐圧半導体素子を含
む半導体集積回路を良好な歩留、信頼性で且つ経済的に
生産することが可能となる。
多結晶シリコン膜が溝の深さを浅くするので、ボロンガ
ラス膜が埋めこめる限界の深さより溝の深さを深くでき
る。したがって、深いアイランド領域を形成することが
でき素子耐圧を向上させることが出来る。多結晶シリコ
ン膜を用いることによる熱歪みは、間挿される酸化膜に
より吸収されるので、多結晶シリコン膜の膜厚を任意に
稼ぐことができ、深い溝を埋め込んでも半導体基板のそ
り等の問題を生じない。それ故、高耐圧半導体素子を含
む半導体集積回路を良好な歩留、信頼性で且つ経済的に
生産することが可能となる。
【図１】本発明の第１実施例の半導体集積回路の断面図
であり、誘電体分離されたアイランドの一領域を示す。
であり、誘電体分離されたアイランドの一領域を示す。
【図２】本発明の第２実施例の半導体集積回路の断面図
であり、誘電体分離されたアイランドの一領域を示す。
であり、誘電体分離されたアイランドの一領域を示す。
【図３】本発明の一実施例の半導体集積回路の製造工程
を示す断面図。
を示す断面図。
【図４】本発明の一実施例の半導体集積回路の製造工程
を示す断面図。
を示す断面図。
【図５】本発明の一実施例の半導体集積回路の製造工程
を示す断面図。
を示す断面図。
【図６】本発明の一実施例の半導体集積回路の製造工程
を示す断面図。
を示す断面図。
【図７】本発明の一実施例の半導体集積回路の製造工程
を示す断面図。
を示す断面図。
【図８】本発明の一実施例の半導体集積回路の製造工程
を示す断面図。
を示す断面図。
Claims (4)
- 【請求項１】 単結晶半導体からなるアイランドと、該
アイランドの下面及び側面を被覆する絶縁膜と、該絶縁
膜で被覆されたアイランドを埋込み支持する支持部材
と、該支持部材を固着した支持基板とからなる誘電体分
離型の半導体集積回路において、前記支持部材は前記ア
イランドを被覆する絶縁膜に固着した多結晶シリコン膜
と、該多結晶シリコン膜と前記支持基板に固着したボロ
ンガラス膜とからなり、該多結晶シリコン膜と該ボロン
ガラス膜との間には、酸化膜が挟まれていることを特徴
とする半導体集積回路。 - 【請求項２】 単結晶半導体からなるアイランドと、該
アイランドの下面及び側面を被覆する絶縁膜と、該絶縁
膜で被覆されたアイランドを埋込み支持する支持部材
と、該支持部材を固着した支持基板とからなる誘電体分
離型の半導体集積回路において、前記支持部材は酸化膜
に挟まれた複数の多結晶シリコン膜と、ボロンガラス膜
との複合層により構成されたことを特徴とする請求項１
記載の半導体集積回路。 - 【請求項３】 単結晶半導体基板上に分離用の溝を形成
して前記半導体基板表面に酸化膜を形成する工程と、前
記半導体基板表面の前記溝を埋込んで多結晶シリコン膜
を被着する工程と、酸化膜を被着する工程と、前記酸化
膜上にボロンガラス膜を被着する工程と、前記ボロンガ
ラス膜の被着面を支持基板に貼り付ける工程と、前記半
導体基板の裏面から前記分離用溝に達する迄研磨して前
記ボロンガラス膜及び多結晶シリコン膜により支持され
たアイランドを形成する工程と、前記アイランド内に半
導体素子を形成する工程とからなることを特徴とする半
導体集積回路の製造方法。 - 【請求項４】 前記多結晶シリコン膜と酸化膜とを被着
する工程を、複数回繰り返して、その後ボロンガラス膜
を被着する工程により支持部材を形成することを特徴と
する請求項３記載の半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14333794A JP3474926B2 (ja) | 1994-06-24 | 1994-06-24 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14333794A JP3474926B2 (ja) | 1994-06-24 | 1994-06-24 | 半導体集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0817911A true JPH0817911A (ja) | 1996-01-19 |
| JP3474926B2 JP3474926B2 (ja) | 2003-12-08 |
Family
ID=15336443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14333794A Expired - Fee Related JP3474926B2 (ja) | 1994-06-24 | 1994-06-24 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3474926B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6146606A (en) * | 1999-02-09 | 2000-11-14 | Showa Denko Kabushiki Kaisha | Reactive agent and process for decomposing nitrogen fluoride |
| KR100319615B1 (ko) * | 1999-04-16 | 2002-01-09 | 김영환 | 반도체 장치에서의 소자격리방법 |
| JP2011253883A (ja) * | 2010-06-01 | 2011-12-15 | On Semiconductor Trading Ltd | 半導体装置及びその製造方法 |
-
1994
- 1994-06-24 JP JP14333794A patent/JP3474926B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6146606A (en) * | 1999-02-09 | 2000-11-14 | Showa Denko Kabushiki Kaisha | Reactive agent and process for decomposing nitrogen fluoride |
| KR100319615B1 (ko) * | 1999-04-16 | 2002-01-09 | 김영환 | 반도체 장치에서의 소자격리방법 |
| JP2011253883A (ja) * | 2010-06-01 | 2011-12-15 | On Semiconductor Trading Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3474926B2 (ja) | 2003-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2788269B2 (ja) | 半導体装置およびその製造方法 | |
| KR100662694B1 (ko) | 열 분산층을 포함하는 박막 반도체 구조 | |
| JP3474926B2 (ja) | 半導体集積回路及びその製造方法 | |
| JPH09509792A (ja) | 支持ウェーハ上に接着した半導体物質の層中に半導体素子が形成した半導体装置の製造方法 | |
| JP2001144173A (ja) | 半導体装置の製造方法 | |
| JP2763107B2 (ja) | 誘電体分離半導体基板およびその製造方法 | |
| JPH07326662A (ja) | 半導体集積回路及びその製造方法 | |
| JPH07326677A (ja) | 半導体集積回路及びその製造方法 | |
| JPS61174661A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6276646A (ja) | 半導体装置の製造方法 | |
| JPH0719837B2 (ja) | 半導体装置の製造方法 | |
| JPH0555357A (ja) | 半導体装置の製造方法 | |
| JPH07273182A (ja) | 半導体装置の製造方法 | |
| JPH07326661A (ja) | 半導体集積回路の製造方法 | |
| JPH04199632A (ja) | Ｓｏｉウエハ及びその製造方法 | |
| JPH05267438A (ja) | 接着型誘電体分離半導体基板 | |
| JPS58155739A (ja) | 半導体装置 | |
| JPH04103146A (ja) | 半導体装置及びその製造方法 | |
| JP3264401B2 (ja) | 絶縁物分離ラテラルバイポーラトランジスタの製造方法及びラテラルｐｎｐバイポーラトランジスタ | |
| JPH11214503A (ja) | 半導体装置の製造方法 | |
| JPH04361555A (ja) | 半導体基板 | |
| JPH05129424A (ja) | 半導体装置とその製造方法 | |
| JP2848162B2 (ja) | 半導体装置用誘電体分離基板 | |
| JPH0817908A (ja) | 半導体集積回路及びその製造方法 | |
| JPS60126845A (ja) | 半導体集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20070919 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |