JPH04103146A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04103146A JPH04103146A JP22193690A JP22193690A JPH04103146A JP H04103146 A JPH04103146 A JP H04103146A JP 22193690 A JP22193690 A JP 22193690A JP 22193690 A JP22193690 A JP 22193690A JP H04103146 A JPH04103146 A JP H04103146A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、より詳しくは、５ＯＩ（Ｓ
ｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔ。
ｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔ。
ｒ、以下ＳＯＩと略記する。）構造を有する半導体装置
及びその製造方法に関する。
及びその製造方法に関する。
近年、半導体集積回路！４置の高集積化、多機能化の進
展にともない、３次元４１ 導体集積回路装置をはじめ
、パワーＭＯ３、センサーなどの分野においては、ＳＯ
工技術の検討が進められている。
展にともない、３次元４１ 導体集積回路装置をはじめ
、パワーＭＯ３、センサーなどの分野においては、ＳＯ
工技術の検討が進められている。
例えば、 ”５ｉｌｉｃｏｎ−ｏｎ−■ｎ５ｕｌａｔｏ
ｒ （ＳＯＩ） ｂｙ Ｂｏｎｄｉｎｇａｎｄ
Ｅｔｃｈ−Ｂａｃｋ” ＩＥＥＥ Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
Ｍｅｅｔｉｎｇ （工ＥＤＭ） Ｔｅｃｈｎｉ
ｃａｌ Ｄｉｇｅｓｔ ＰＰ、６８４−６８７，１
９８５に開示されているような基板張り合わせ技術があ
る。
ｒ （ＳＯＩ） ｂｙ Ｂｏｎｄｉｎｇａｎｄ
Ｅｔｃｈ−Ｂａｃｋ” ＩＥＥＥ Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
Ｍｅｅｔｉｎｇ （工ＥＤＭ） Ｔｅｃｈｎｉ
ｃａｌ Ｄｉｇｅｓｔ ＰＰ、６８４−６８７，１
９８５に開示されているような基板張り合わせ技術があ
る。
この場合、２枚のＳｉウェハの表面を重ね合わせた後、
静電圧着により張り合わせる。さらに、Ｓｉウェハの一
方を所望の膜厚になるように研摩するのが一般的である
。
静電圧着により張り合わせる。さらに、Ｓｉウェハの一
方を所望の膜厚になるように研摩するのが一般的である
。
しかしながら、前述の従来の技術では、Ｓｉウェハの一
方を所望の膜厚に薄膜化する際に、研摩と同時に膜厚を
モニターする方法がないため、所望の膜厚を容易に得る
ことができない。また、Ｓｉ層の膜厚が約２Ａｔｍ以下
と薄い場合は、特にその膜厚を精度よく制りμする方法
がない。さらに、素子間を完全に電気的分離をするため
には、複雑な工程が必要となり、技術的な難易度が高い
。その結果、特に素子間分離が完全な埋込み層を具備し
た薄膜のＳｉ層を有するＳＯＩＯ子の実現が困難であっ
た・ 〔課題を解決するための手段〕 本発明の半導体装置は、基板表面に一導電型の不純物拡
散層を有し、００記不糺物拡散層の側壁には一定深さの
溝が形成され、前記溝には絶縁膜もしくは半導体層が埋
込まれた第１半導体基板と、基板表面上に絶縁膜を有す
る第２半導体基板とを、前記基板表面が対向する方向に
１を合してなることを特徴とする。
方を所望の膜厚に薄膜化する際に、研摩と同時に膜厚を
モニターする方法がないため、所望の膜厚を容易に得る
ことができない。また、Ｓｉ層の膜厚が約２Ａｔｍ以下
と薄い場合は、特にその膜厚を精度よく制りμする方法
がない。さらに、素子間を完全に電気的分離をするため
には、複雑な工程が必要となり、技術的な難易度が高い
。その結果、特に素子間分離が完全な埋込み層を具備し
た薄膜のＳｉ層を有するＳＯＩＯ子の実現が困難であっ
た・ 〔課題を解決するための手段〕 本発明の半導体装置は、基板表面に一導電型の不純物拡
散層を有し、００記不糺物拡散層の側壁には一定深さの
溝が形成され、前記溝には絶縁膜もしくは半導体層が埋
込まれた第１半導体基板と、基板表面上に絶縁膜を有す
る第２半導体基板とを、前記基板表面が対向する方向に
１を合してなることを特徴とする。
また、本発明の半導体装置の製造方法は、基板表面に一
導電型の不純物拡散層が形成され、前舵不純物拡散層の
側壁には一定深さの溝が形成され、前記溝には絶縁膜も
しくは半導体層が埋込まれた第１半導体基板と、基板表
面上に絶縁膜を有する第２半導体基板とを、基板表面が
対向する方向に接合する工程と、前記第１半導体基板の
接合面と反対面を、前記溝の表面を目印として、一定量
研摩する工程とを具ヒ１ｊすることを特徴とする。
導電型の不純物拡散層が形成され、前舵不純物拡散層の
側壁には一定深さの溝が形成され、前記溝には絶縁膜も
しくは半導体層が埋込まれた第１半導体基板と、基板表
面上に絶縁膜を有する第２半導体基板とを、基板表面が
対向する方向に接合する工程と、前記第１半導体基板の
接合面と反対面を、前記溝の表面を目印として、一定量
研摩する工程とを具ヒ１ｊすることを特徴とする。
以下、本発明の代表的な実施例を図面を用いて具体的に
説明する。
説明する。
第１図は、本発明によるＳＯ工槽構造有する半導体装置
の一実施例を示しくａ）は平面図、 （ｂ）は断面図で
ある。
の一実施例を示しくａ）は平面図、 （ｂ）は断面図で
ある。
第１図において、ＳＯＩＯ造は基板内にＮ４型埋込みＮ
ｉ１４を有し、これを囲って基板内に溝２が形成され、
この溝２には酸化（ＳｉＯａ）膜３が埋込まれ、基板の
一表面に５ｉＯａＦ４５が形成された第１のＳｉ基板１
と、基板表面にＳｉＯ２膜７が形成された第２のＳｉ基
板６とが、５ｉＯａ膜５及び７とが対向するように接合
して構成されている。
ｉ１４を有し、これを囲って基板内に溝２が形成され、
この溝２には酸化（ＳｉＯａ）膜３が埋込まれ、基板の
一表面に５ｉＯａＦ４５が形成された第１のＳｉ基板１
と、基板表面にＳｉＯ２膜７が形成された第２のＳｉ基
板６とが、５ｉＯａ膜５及び７とが対向するように接合
して構成されている。
第１のＳｉ基板１内の、ＳｉＯ２膜３． ５． ７によ
り絶縁分離された各領域１０ａ、１０ｂ、 １０ｃ、
１０ｄには、それぞれ能勘素子が形成される。
り絶縁分離された各領域１０ａ、１０ｂ、 １０ｃ、
１０ｄには、それぞれ能勘素子が形成される。
上記実施例の構造によれば、能動素子領域は、５ｉＯ２
ＷＡ３，５．７により完全に絶縁膜分離されているため
寄生容重が少なく、ラッチアップ・フリー等の素子分離
Ｐ牲上優れたＮ′型埋込み層を有する！４膜のＳＯＩＯ
子が得られる。
ＷＡ３，５．７により完全に絶縁膜分離されているため
寄生容重が少なく、ラッチアップ・フリー等の素子分離
Ｐ牲上優れたＮ′型埋込み層を有する！４膜のＳＯＩＯ
子が得られる。
次に、上記実施例のＳＯＸ Ｊｉ４ 造を有する半導体
装置の製造方法を第３図について順次説明する。
装置の製造方法を第３図について順次説明する。
（１）第３区（ａ）、 （ｂ）は、本発明にょるＳＯＩ
横逍を有する半導体装置を製造するためにそれぞれ予備
加工された半導体基板を示す。
横逍を有する半導体装置を製造するためにそれぞれ予備
加工された半導体基板を示す。
（ａ）Ｚにおいて、第１のＳｉ基板１内には、基板表面
から一定の深さ、例えば１〜４μｍを有する溝２が形成
され、この満２内には、気相成長（ＣＶＤ）法とエッチ
バック法との併用等により５ｉＯｅ［３が埋込まれる。
から一定の深さ、例えば１〜４μｍを有する溝２が形成
され、この満２内には、気相成長（ＣＶＤ）法とエッチ
バック法との併用等により５ｉＯｅ［３が埋込まれる。
続いて、この溝２により囲まれた所望箇所にＮ°型不純
物をイオン打込み法と熱拡散法の併用、もしくはプレデ
ィポデション法等により選択的導入し、Ｎ４型埋込み層
４を例えば深さ０． ２〜１μｍに形成する。さらに、
Ｓｉ基板１表面には熱酸化法もしくはＣＶＤ法等により
５ｉＯ２１１５）５が形成されている。
物をイオン打込み法と熱拡散法の併用、もしくはプレデ
ィポデション法等により選択的導入し、Ｎ４型埋込み層
４を例えば深さ０． ２〜１μｍに形成する。さらに、
Ｓｉ基板１表面には熱酸化法もしくはＣＶＤ法等により
５ｉＯ２１１５）５が形成されている。
（ｂ）図において、第２の８１基板６表面にはＳｉＯ＋
＋ｙＡ７が、熱酸化法もしくはＣＶＤ法等により、厚さ
１〜５μｍに形成されている。
＋ｙＡ７が、熱酸化法もしくはＣＶＤ法等により、厚さ
１〜５μｍに形成されている。
なお、第１及び第２のＳｉ基板は厚さ４００〜７００Ａ
ｔｍのＪツさを有する汎用のＳｉ基板である。
ｔｍのＪツさを有する汎用のＳｉ基板である。
く２）第３図（ｃ）は、第１のＳｉ基板１の溝２及び５
ｉＯ２１１１４が形成された基板表面と、第２のＳｉ基
板６の５１０２膜７が形成された基板表面とがそれぞれ
対向する方向に重ね合わせた後、静電圧着により張合わ
せた状態を示す。
ｉＯ２１１１４が形成された基板表面と、第２のＳｉ基
板６の５１０２膜７が形成された基板表面とがそれぞれ
対向する方向に重ね合わせた後、静電圧着により張合わ
せた状態を示す。
（３）次に、第３図（ｄ）は、前記第１の３ｉ基板１の
接合面と反対面を、前記溝２の表面が露出するまで、基
板表面が平担になるように研摩した状態を示す。なお、
図において、１ａはげ摩により除去されたＳｉ基板を示
す。
接合面と反対面を、前記溝２の表面が露出するまで、基
板表面が平担になるように研摩した状態を示す。なお、
図において、１ａはげ摩により除去されたＳｉ基板を示
す。
この状態で、第１のＳユ基板の膜厚は、溝２の深さと同
じ１〜４μｍとなり、５ｉＯｐ膜３，５７により絶縁膜
１！ｉ［（された薄膜領域１０ａ、１０ｄ及び、Ｎ４！
！；！！埋込み層４を有する薄膜領域１０ｂ。
じ１〜４μｍとなり、５ｉＯｐ膜３，５７により絶縁膜
１！ｉ［（された薄膜領域１０ａ、１０ｄ及び、Ｎ４！
！；！！埋込み層４を有する薄膜領域１０ｂ。
１０ｃが得られる。
以下、従来の半導体装置の製造方法に従い、絶縁分離さ
れた薄膜領域１０ａ、１０ｄ、 及びＮ゛型埋込みＭ
４を有するＦ４膜領域１０ｂ、１０ｃにそれぞれ能動素
子が形成される。
れた薄膜領域１０ａ、１０ｄ、 及びＮ゛型埋込みＭ
４を有するＦ４膜領域１０ｂ、１０ｃにそれぞれ能動素
子が形成される。
上記実施例においては、第１のＳｉ基板と第２のＳｉ基
板との接着性を向上するために、第１のＳｉ基板表面に
５ｉＯｐｔｌｊ！５を形成したが、両者の接着性が良好
な場合には、このＳｉＯ２膜５は不用である。
板との接着性を向上するために、第１のＳｉ基板表面に
５ｉＯｐｔｌｊ！５を形成したが、両者の接着性が良好
な場合には、このＳｉＯ２膜５は不用である。
また、」二記溝２の幅を一定、例えば１〜２μｍとする
ことにより、ＳｉＯ２膜の充填性や加工制御性を向上す
ることができる。
ことにより、ＳｉＯ２膜の充填性や加工制御性を向上す
ることができる。
能動素子形成領域１０ ａ、 １０ ｂ、 １０
ｃ、 １０ｄのＳｉ層の膜厚は、満２の深さを変える
ことにより任意に設定することが可能である。
ｃ、 １０ｄのＳｉ層の膜厚は、満２の深さを変える
ことにより任意に設定することが可能である。
上記実施例においては、基板張合わせ方法として静電圧
着法を用いたが、それに変えて、基板を重ね合わせた後
、加熱する方法等を用いてもよい。
着法を用いたが、それに変えて、基板を重ね合わせた後
、加熱する方法等を用いてもよい。
第２図は、本発明の他の実施例を示す断面図である０図
において、１〜７． １０ａ、 １０ｂ、 １０ｃ
、１０ｄの部分は第１図と同一の符号を用いた。
において、１〜７． １０ａ、 １０ｂ、 １０ｃ
、１０ｄの部分は第１図と同一の符号を用いた。
第２図において、第１のＳｉ基板１内に形成された溝２
の側壁にはＳｉＯ２膜８が形成され、さらに、この溝２
は多結晶５ｉｌｌＱ９が埋込まれている。他の部分は、
第１図に示す半導体装置と同様である。
の側壁にはＳｉＯ２膜８が形成され、さらに、この溝２
は多結晶５ｉｌｌＱ９が埋込まれている。他の部分は、
第１図に示す半導体装置と同様である。
この構造によれば、第１図に示す半導体装置と同様な効
果が得られるとともに、溝２が充填性の良い多結晶Ｓ
ｉ ９１９により埋込まれているため、溝の充填性及び
加工制御性のよりよい半導体装置が得られる。
果が得られるとともに、溝２が充填性の良い多結晶Ｓ
ｉ ９１９により埋込まれているため、溝の充填性及び
加工制御性のよりよい半導体装置が得られる。
なお、上記実施例においては、溝の充填材料として、５
ｉＯ２１１Ａもしくは多結晶Ｓｉ膜を用いたが、それに
替えてアモルファシスシリコン膜もしくは半導体層を用
いてもよい。
ｉＯ２１１Ａもしくは多結晶Ｓｉ膜を用いたが、それに
替えてアモルファシスシリコン膜もしくは半導体層を用
いてもよい。
以上述べたように、本発明によれば、基板表面に一導電
型の不純物拡散層を有し、その不純物拡散層の側壁には
一定深さの溝が形成され、この溝には絶縁膜もしくは半
導体層が埋込まれた第１の半導体基板と、基板表面に絶
縁ＩＩ（を有する第２の半導体基板とを、それぞれの基
板表面が対向する方向に接合した後、第１の半導体基板
の接合面と反対面を、ｎａ記溝の表面を目印として、溝
の表面が露出するまで平担に研摩して、絶縁膜で絶縁分
離された埋込み層を有する薄膜領域を形成する。
型の不純物拡散層を有し、その不純物拡散層の側壁には
一定深さの溝が形成され、この溝には絶縁膜もしくは半
導体層が埋込まれた第１の半導体基板と、基板表面に絶
縁ＩＩ（を有する第２の半導体基板とを、それぞれの基
板表面が対向する方向に接合した後、第１の半導体基板
の接合面と反対面を、ｎａ記溝の表面を目印として、溝
の表面が露出するまで平担に研摩して、絶縁膜で絶縁分
離された埋込み層を有する薄膜領域を形成する。
その場合、研摩時には、溝を目印として第１の半導体基
板の膜厚のモニターができるため、精度よく埋込み層を
具備した薄膜の半導体層を有するＳＯＩ素子を実現する
ことができる。また、繁雑なプロセスを使用していない
ため、高集積度で、良品歩留りの高い半導体ｉＩ！！置
を容易に得ることができるという効果を有する。
板の膜厚のモニターができるため、精度よく埋込み層を
具備した薄膜の半導体層を有するＳＯＩ素子を実現する
ことができる。また、繁雑なプロセスを使用していない
ため、高集積度で、良品歩留りの高い半導体ｉＩ！！置
を容易に得ることができるという効果を有する。
以上本発明を実施例に基づいて具体的に説明したが、本
発明は上述の実施例に限定されず、その要旨を逸しない
範囲でＪｉｌｌｉ々変史が可能であることは言うまでも
ない。
発明は上述の実施例に限定されず、その要旨を逸しない
範囲でＪｉｌｌｉ々変史が可能であることは言うまでも
ない。
第１図（ａ）（ｂ）は本発明の半導体装置の一実例を示
す断面図、第２図は本発明の他の実施例を示す断面図、
第３図（ａ）〜（ｄ）は本発明の半導体装置の製造工稈
別断面説明図である。 １．６．ｌａ・＝Ｓｉ、ｌ板 ２・・・溝 ３゜ ５゜ ８・・・５ｉｎ２膜 ４・・・Ｎ４型埋込み層 ９・・・多結晶Ｓｉ膜 ０ｂ ０ ｄ・・ 能動素子 形成領域 以 上
す断面図、第２図は本発明の他の実施例を示す断面図、
第３図（ａ）〜（ｄ）は本発明の半導体装置の製造工稈
別断面説明図である。 １．６．ｌａ・＝Ｓｉ、ｌ板 ２・・・溝 ３゜ ５゜ ８・・・５ｉｎ２膜 ４・・・Ｎ４型埋込み層 ９・・・多結晶Ｓｉ膜 ０ｂ ０ ｄ・・ 能動素子 形成領域 以 上
Claims (2)
- （１）基板表面に一導電型の不純物拡散層を有し、前記
不純物拡散層の側壁には一定深さの溝が形成され、前記
溝には絶縁膜もしくは半導体層が埋込まれた第１半導体
基板と、 基板表面上に絶縁膜を有する第２半導体基板とを、前記
基板表面が対向する方向に接合してなることを特徴とす
る半導体装置。 - （２）基板表面に一導電型の不純物拡散層が形成され、
前記不純物拡散層の側壁には一定深さの溝が形成され、
前記溝には絶縁膜もしくは半導体層が埋込まれた第１半
導体基板と、基板表面上に絶縁膜を有する第２半導体基
板とを、基板表面が対向する方向に接合する工程と、 前記第１半導体基板の接合面と反対面を、前記溝の表面
を目印として、一定量研摩する工程とを具備することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22193690A JPH04103146A (ja) | 1990-08-23 | 1990-08-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22193690A JPH04103146A (ja) | 1990-08-23 | 1990-08-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04103146A true JPH04103146A (ja) | 1992-04-06 |
Family
ID=16774482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22193690A Pending JPH04103146A (ja) | 1990-08-23 | 1990-08-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04103146A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561076A (en) * | 1992-04-02 | 1996-10-01 | Nec Corporation | Method of fabricating an isolation region for a semiconductor device using liquid phase deposition |
| JP2004040093A (ja) * | 2002-07-05 | 2004-02-05 | Samsung Electronics Co Ltd | Ｓｏｉウェーハ及びその製造方法 |
| JP2008010668A (ja) * | 2006-06-29 | 2008-01-17 | Denso Corp | 貼り合わせ基板の製造方法およびそれによって製造される貼り合わせ基板 |
| JP2013045833A (ja) * | 2011-08-23 | 2013-03-04 | Toshiba Corp | 誘電体分離基板および半導体装置 |
-
1990
- 1990-08-23 JP JP22193690A patent/JPH04103146A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561076A (en) * | 1992-04-02 | 1996-10-01 | Nec Corporation | Method of fabricating an isolation region for a semiconductor device using liquid phase deposition |
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| US8981473B2 (en) | 2011-08-23 | 2015-03-17 | Kabushiki Kaisha Toshiba | Dielectric isolation substrate and semiconductor device |
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